JPH01268451A - 半導体素子の過電圧抑制回路 - Google Patents
半導体素子の過電圧抑制回路Info
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- JPH01268451A JPH01268451A JP63093872A JP9387288A JPH01268451A JP H01268451 A JPH01268451 A JP H01268451A JP 63093872 A JP63093872 A JP 63093872A JP 9387288 A JP9387288 A JP 9387288A JP H01268451 A JPH01268451 A JP H01268451A
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- Japan
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- capacitor
- circuit
- transistor
- time
- diode
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/08146—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in bipolar transistor switches
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- Electronic Switches (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電力変換装置などに用いられる半導体スイ
ッチング素子の過電圧を抑制するようにした半導体素子
の過電圧抑制回路に関するものである。
ッチング素子の過電圧を抑制するようにした半導体素子
の過電圧抑制回路に関するものである。
第７図は例えばアイイーイーイートランスアクシ四ンズ
オン インダストリイ アプリケイシ璽ンズアイエーー
３巻宛５９月／１０月 １９８７Ｐ９１１〜９２０のボ
ルテージクランプサーキット７オーアパワーモスエフイ
ーテイ ＰＷＭインベーター（ＩＥＥＥＴＲＡＮＳＡＣ
ＴＩＯＮＳ ＯＮ ＩＮＤＵＳＴＲＹ ＡＰＰＬ
ＩＣＡＴＩＯＮＳＶｏｌ 、ＩＡ−３ＮＱ５ ＳＥＰ
ＴＥＭＢＥＲｌｏＣＴＯＢＥＲ１９８７゜Ｐ、９１１−
Ｐ、９２０のＶｏｌｔａｇｅ Ｃｌａｍｐ Ｃ１ｒｃｕ
ｉｔ ｆｏｒ ａＰｏｗｅｒ ＭＯＳＦＥＴ ＰＷＭ
Ｉｎｖｅｒｔｅｒ）Ｋ記載された半導体素子の過電圧抑
制回路の回路図であシ、図において、１は直流電源、２
はトランジスタ、３はトランジスタ２の主回路端子間の
寄生静電容量、４はトランジスタ２のエミッタと直流電
源１の負極間に挿入された還流ダイオード、５はこの還
流ダイオード４に並列に接続された負荷装置、６はトラ
ンジスタ２の過電圧抑制回路であシ、過電圧抑利用コン
デンサ６１、振動抑制用ダイオード６２、この過電圧抑
制用コンデンサ６１の放電抵抗６３とによ勺構成されて
いる。
オン インダストリイ アプリケイシ璽ンズアイエーー
３巻宛５９月／１０月 １９８７Ｐ９１１〜９２０のボ
ルテージクランプサーキット７オーアパワーモスエフイ
ーテイ ＰＷＭインベーター（ＩＥＥＥＴＲＡＮＳＡＣ
ＴＩＯＮＳ ＯＮ ＩＮＤＵＳＴＲＹ ＡＰＰＬ
ＩＣＡＴＩＯＮＳＶｏｌ 、ＩＡ−３ＮＱ５ ＳＥＰ
ＴＥＭＢＥＲｌｏＣＴＯＢＥＲ１９８７゜Ｐ、９１１−
Ｐ、９２０のＶｏｌｔａｇｅ Ｃｌａｍｐ Ｃ１ｒｃｕ
ｉｔ ｆｏｒ ａＰｏｗｅｒ ＭＯＳＦＥＴ ＰＷＭ
Ｉｎｖｅｒｔｅｒ）Ｋ記載された半導体素子の過電圧抑
制回路の回路図であシ、図において、１は直流電源、２
はトランジスタ、３はトランジスタ２の主回路端子間の
寄生静電容量、４はトランジスタ２のエミッタと直流電
源１の負極間に挿入された還流ダイオード、５はこの還
流ダイオード４に並列に接続された負荷装置、６はトラ
ンジスタ２の過電圧抑制回路であシ、過電圧抑利用コン
デンサ６１、振動抑制用ダイオード６２、この過電圧抑
制用コンデンサ６１の放電抵抗６３とによ勺構成されて
いる。
上記過電圧抑制用コンデンサ６１と振動抑制用ダイオー
ド６２は直列にして、トランジスタ２のコレクタ・エミ
ッタ間に接続され、放電抵抗６３は直流電源１の負極と
過電圧抑制用コンデンサ６１と振動抑制用ダイオード６
２との接続点との間に挿入されている。
ド６２は直列にして、トランジスタ２のコレクタ・エミ
ッタ間に接続され、放電抵抗６３は直流電源１の負極と
過電圧抑制用コンデンサ６１と振動抑制用ダイオード６
２との接続点との間に挿入されている。
なお、１は配線のインダクタンスである。
次に動作について第８図の波形図を併用して説明する。
トランジスタ２は第８図に示す時刻Ｔ０までオン状態に
あシ、時刻Ｔ０からターンオフ動作に移っている。
あシ、時刻Ｔ０からターンオフ動作に移っている。
時刻Ｔ０からトランジスタ２の主回路端子間電圧ｙｃｇ
が第８図（ａ）のように上昇し、時刻Ｔ！で直流電源１
の電圧ＶＤに達する。
が第８図（ａ）のように上昇し、時刻Ｔ！で直流電源１
の電圧ＶＤに達する。
時刻Ｔ１からは第８図（ｂ）に示すように、トランジス
タ２の電流ｆｃ（ＩＣはコレクタ直流電流）が減少する
。配線のインダクタンスＴはそれまで直流電源１に流れ
ていた電流を一定に保とうとする０トランジスタ２の電
流１ｃ（第８図６））、過電圧抑制回路６の電流ｉｓ（
第８図（Ｃ））、直流電源１の電流ｉＤ（第８図（ｄ）
）の間には、ｉ ｓ ＝ ｉ Ｄ −ｉ ｃ
−（１）の関係があ勺、時刻Ｔ、からＴ、の期間では
電流ｉＤが一定と考えると、トランジスタ２の電流の減
少に伴りて過電圧抑制回路６へ流入する電流１ｓは（１
）式にしたがって増加する。
タ２の電流ｆｃ（ＩＣはコレクタ直流電流）が減少する
。配線のインダクタンスＴはそれまで直流電源１に流れ
ていた電流を一定に保とうとする０トランジスタ２の電
流１ｃ（第８図６））、過電圧抑制回路６の電流ｉｓ（
第８図（Ｃ））、直流電源１の電流ｉＤ（第８図（ｄ）
）の間には、ｉ ｓ ＝ ｉ Ｄ −ｉ ｃ
−（１）の関係があ勺、時刻Ｔ、からＴ、の期間では
電流ｉＤが一定と考えると、トランジスタ２の電流の減
少に伴りて過電圧抑制回路６へ流入する電流１ｓは（１
）式にしたがって増加する。
時刻Ｔ、からＴ、の間は、配線のインダクタンス７に蓄
積されていたエネルギがコンデンサ６１へ吸収される期
間である。この時刻Ｔ、において、電流１８の極性が反
転しようとする。
積されていたエネルギがコンデンサ６１へ吸収される期
間である。この時刻Ｔ、において、電流１８の極性が反
転しようとする。
ダイオード６２は理想的な特性を有していないため、第
８図（ｃ）のように、ダイオード６２には逆方向に電流
が流れ、内部のキャリアが消滅する時点（時刻Ｔ４）で
電流は急速にしゃ断される。
８図（ｃ）のように、ダイオード６２には逆方向に電流
が流れ、内部のキャリアが消滅する時点（時刻Ｔ４）で
電流は急速にしゃ断される。
ダイオード６２の電流が急変するため、それまでダイオ
ード６２に流れていた電流はトランジスタ２の寄生静電
容量３へ転流する。
ード６２に流れていた電流はトランジスタ２の寄生静電
容量３へ転流する。
時刻Ｔ４以降はダイオード６２はＯＦＦ ｔ、ているた
め、第８図（ａ）の過電圧抑制用コンデンサ６１の最大
電圧Ｖｐから第８図（ｄ）に示すように寄生静電容量３
と配線のインダクタンス７および配線に含まれる抵抗成
分による減衰振動を生じるとともに、過電圧抑制用コン
デンサ６１に時刻Ｔ、からＴ、の間に充電された配線の
インダクタンス７のエネルギは放電抵抗６３を通して放
電する。放電抵抗６３に流れる電流ＩＤは第８図（ｄ）
のごとくである。
め、第８図（ａ）の過電圧抑制用コンデンサ６１の最大
電圧Ｖｐから第８図（ｄ）に示すように寄生静電容量３
と配線のインダクタンス７および配線に含まれる抵抗成
分による減衰振動を生じるとともに、過電圧抑制用コン
デンサ６１に時刻Ｔ、からＴ、の間に充電された配線の
インダクタンス７のエネルギは放電抵抗６３を通して放
電する。放電抵抗６３に流れる電流ＩＤは第８図（ｄ）
のごとくである。
従来の半導体素子の過電圧抑制回路は以上のように構成
されているので、ダイオード６２がＯＦＦするときの電
流急変現象に伴ない、直流電源１の回路に電圧振動が発
生し、装置が発生する電磁ノイズが大きくなるなどの問
題点があった。
されているので、ダイオード６２がＯＦＦするときの電
流急変現象に伴ない、直流電源１の回路に電圧振動が発
生し、装置が発生する電磁ノイズが大きくなるなどの問
題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、半導体スイッチング素子の過電圧を抑制する
とともに、電磁ノイズ発生レベルも低い半導体素子の過
電圧抑制回路を得ることを目的とする。
たもので、半導体スイッチング素子の過電圧を抑制する
とともに、電磁ノイズ発生レベルも低い半導体素子の過
電圧抑制回路を得ることを目的とする。
この発明に係る半導体素子の過電圧抑制回路は、可飽和
リアクトルとコンデンサの直列回路を半導体スイッチン
グ素子と並列関係に挿入するとともに、可飽和リアクト
ルは過電圧抑制回路中の振動抑制用ダイオードと直列関
係に入るようにしたものである。
リアクトルとコンデンサの直列回路を半導体スイッチン
グ素子と並列関係に挿入するとともに、可飽和リアクト
ルは過電圧抑制回路中の振動抑制用ダイオードと直列関
係に入るようにしたものである。
この発明における可飽和リアクトルは、過電圧を抑制す
べき半導体スイッチング素子の主回路端子間電圧の立ち
上がり時にコンデンサを介して飽和され、過電圧抑制回
路中の振動抑制用ダイオードがＯＦＦする時点で振動抑
制用ダイオードがターンオフする時点の逆電流を抑制す
ることによって直流電源回路に発生する電圧振動を抑制
子る。
べき半導体スイッチング素子の主回路端子間電圧の立ち
上がり時にコンデンサを介して飽和され、過電圧抑制回
路中の振動抑制用ダイオードがＯＦＦする時点で振動抑
制用ダイオードがターンオフする時点の逆電流を抑制す
ることによって直流電源回路に発生する電圧振動を抑制
子る。
以下、この発明の一実施例を図について説明する。第１
図において、１は直流電源、２は半導体スイッチング素
子として使用されるトランジスタ、３はトランジスタ２
の主回路端子間の寄生静電容量、４は還流ダイオードで
あり、トランジスタ２のエミッタと直流電源１の負極と
の間（端子Ｃ）に挿入されている。５はこの還流ダイオ
ード４に並列に接続された負荷装置、６は半導体スイッ
チング素子の過電圧抑制回路、７は配線のインダクタン
ス、６１は過電圧抑制用コンデンサ、６２は振動抑制用
ダイオード、６３は過電圧抑制用コンデンサの放電抵抗
であシ、放電回路を構成している。６４は可飽和リアク
トル、６５は可飽和リアクトル６４を飽和させるための
コンデンサである。
図において、１は直流電源、２は半導体スイッチング素
子として使用されるトランジスタ、３はトランジスタ２
の主回路端子間の寄生静電容量、４は還流ダイオードで
あり、トランジスタ２のエミッタと直流電源１の負極と
の間（端子Ｃ）に挿入されている。５はこの還流ダイオ
ード４に並列に接続された負荷装置、６は半導体スイッ
チング素子の過電圧抑制回路、７は配線のインダクタン
ス、６１は過電圧抑制用コンデンサ、６２は振動抑制用
ダイオード、６３は過電圧抑制用コンデンサの放電抵抗
であシ、放電回路を構成している。６４は可飽和リアク
トル、６５は可飽和リアクトル６４を飽和させるための
コンデンサである。
上記過電圧抑制回路６は、過電圧抑制用コンデンサ６１
、振動抑制用のダイオード６２．放を用抵抗６３、可飽
和リアクトル６４、コンデンサ６５によシ構成されてい
る。
、振動抑制用のダイオード６２．放を用抵抗６３、可飽
和リアクトル６４、コンデンサ６５によシ構成されてい
る。
この可飽和リアクトル６４とコンデンサ６５は直列に接
続されて直列回路を形成しておシ、この直列回路はトラ
ンジスタ２のコレクタ・エミッタ間に接続されている。
続されて直列回路を形成しておシ、この直列回路はトラ
ンジスタ２のコレクタ・エミッタ間に接続されている。
コンデンサ６５に並列に過電圧抑制用コンデンサ６１と
振動抑制用ダイオード６２との直列回路が接続されてい
る。この過電圧抑制用コンデンサ６１と振動抑制用ダイ
オード６２との接続点は放電抵抗６３を介して直流電源
１の負極に接続されている。
振動抑制用ダイオード６２との直列回路が接続されてい
る。この過電圧抑制用コンデンサ６１と振動抑制用ダイ
オード６２との接続点は放電抵抗６３を介して直流電源
１の負極に接続されている。
この直流電源１の正他にトランジスタ２のコレクタが接
続されている。なお、上記可飽和リアクトル６４は振動
抑制用ダイオード６２と直列関係にある。
続されている。なお、上記可飽和リアクトル６４は振動
抑制用ダイオード６２と直列関係にある。
次に動作について第１図ないし第３図を用いて説明する
。第２図はトランジスタ２がターンオフするときの各部
の波形を示したもので、第３図は可飽和リアクトル６４
のＢ−Ｈ％性と第２図の各時刻における動作点を示した
ものである。
。第２図はトランジスタ２がターンオフするときの各部
の波形を示したもので、第３図は可飽和リアクトル６４
のＢ−Ｈ％性と第２図の各時刻における動作点を示した
ものである。
トランジスタ２は第２図に示す時刻Ｔ。までオン状態に
あシ、時刻Ｔ。からターンオフ動作に移りている。時刻
Ｔ０からターンオフ動作に移シ、トランジスタ２の主回
路端子Ａ、Ｂ間の電圧ＶＣＩＣが第２図（ａ）に示すよ
うに上昇し、時刻Ｔ、で最大電圧ｖｐになる。
あシ、時刻Ｔ。からターンオフ動作に移りている。時刻
Ｔ０からターンオフ動作に移シ、トランジスタ２の主回
路端子Ａ、Ｂ間の電圧ＶＣＩＣが第２図（ａ）に示すよ
うに上昇し、時刻Ｔ、で最大電圧ｖｐになる。
コンデンサ６５は時刻Ｔ０においては電圧がｏｖであり
、かつ可飽和リアクトルは第３図に示すように非飽和時
には励磁電流が非常に小さいとすれば、可飽和リアクト
ルが非飽和状態にある。
、かつ可飽和リアクトルは第３図に示すように非飽和時
には励磁電流が非常に小さいとすれば、可飽和リアクト
ルが非飽和状態にある。
時刻Ｔ０からＴ０ムの期間には、トランジスタ２の主回
路端子間電圧Ｖｅｒ：と同じ電圧がコンデンサ６５に印
加される。この電圧の時間積分によって可飽和リアクト
ル６４は飽和状態になる。
路端子間電圧Ｖｅｒ：と同じ電圧がコンデンサ６５に印
加される。この電圧の時間積分によって可飽和リアクト
ル６４は飽和状態になる。
可飽和リアクトル６４が時刻Ｔ０ムで飽和した後は、電
気的には可飽和リアクトル６４がないのと同じになシ、
コンデンサ６５を充電しながら時刻Ｔ、においてトラン
ジスタ２の主回路端子間電圧Ｖｃｇは直流電圧ＶＤに達
する。
気的には可飽和リアクトル６４がないのと同じになシ、
コンデンサ６５を充電しながら時刻Ｔ、においてトラン
ジスタ２の主回路端子間電圧Ｖｃｇは直流電圧ＶＤに達
する。
時刻Ｔ１からはトランジスタ２の電流１ｃ（ＩＣはコレ
クタ直流電流）で第２図（ｂ）のように減少するが、配
線のインダクタンス７はそれまで流れていた電流を一定
に保とうとするため、トランジスタ２に流れていた電流
は従来の回路と同じように時刻Ｔ、までの間に過電圧抑
制回路６へ移行する。
クタ直流電流）で第２図（ｂ）のように減少するが、配
線のインダクタンス７はそれまで流れていた電流を一定
に保とうとするため、トランジスタ２に流れていた電流
は従来の回路と同じように時刻Ｔ、までの間に過電圧抑
制回路６へ移行する。
時刻Ｔ、からＴ、までの期間は配線のインダクタンスγ
に蓄えられていたエネルギがコンデンサ６１と６５へ吸
収される期間である。
に蓄えられていたエネルギがコンデンサ６１と６５へ吸
収される期間である。
時刻Ｔ１において、過電圧抑制回路６の電流゛１Ｂの極
性が第２図（ｃ）のように反転しようとすると、可飽和
リアクトル６４は非飽和領域にムシ、インピーダンスが
高くなる。この期間には過電圧抑制回路６はトランジス
タ２と切シ離された形になシ、振動抑制用ダイオード６
２には逆方向の電流が流れることなく、Ｐ−Ｎ接合に蓄
積された過剰キャリアが消滅する。
性が第２図（ｃ）のように反転しようとすると、可飽和
リアクトル６４は非飽和領域にムシ、インピーダンスが
高くなる。この期間には過電圧抑制回路６はトランジス
タ２と切シ離された形になシ、振動抑制用ダイオード６
２には逆方向の電流が流れることなく、Ｐ−Ｎ接合に蓄
積された過剰キャリアが消滅する。
この結果、時刻Ｔ４で可飽和リアクトル６４が飽和領域
に入る時点では振動抑制用ダイオード６２はオフ状態に
なっているので、過電圧抑制用コンデンサ６１に蓄積さ
れた配線のインダクタンスＴのエネルギの大部分は第２
図（ｅ）のように放電抵抗６３、過飽和リアクトル６４
を通って振動することなく直流電源１へ放電される。
に入る時点では振動抑制用ダイオード６２はオフ状態に
なっているので、過電圧抑制用コンデンサ６１に蓄積さ
れた配線のインダクタンスＴのエネルギの大部分は第２
図（ｅ）のように放電抵抗６３、過飽和リアクトル６４
を通って振動することなく直流電源１へ放電される。
一方、時刻Ｔ４でコンデンサ６５に蓄積された配線のイ
ンピーダンス７のエネルギの一部は、過飽和リアクトル
６４を非飽和領域から飽和領域へなめらかに移行する特
性のものを選定することによりて、過飽和リアクトル６
４と負荷５または還流ダイオード４を通りて振動すると
となく、放電することができる。
ンピーダンス７のエネルギの一部は、過飽和リアクトル
６４を非飽和領域から飽和領域へなめらかに移行する特
性のものを選定することによりて、過飽和リアクトル６
４と負荷５または還流ダイオード４を通りて振動すると
となく、放電することができる。
可飽和リアクトル６４の動作点は、過電圧抑制用コンデ
ンサ６１およびコンデンサ６５の放電が完了した時刻Ｔ
、においては、第２図（ｆ）および第３図に示すように
時刻Ｔ０と同じ動作点になっている。
ンサ６１およびコンデンサ６５の放電が完了した時刻Ｔ
、においては、第２図（ｆ）および第３図に示すように
時刻Ｔ０と同じ動作点になっている。
なお、ｖＬは可飽和リアクトル６４の両端の電圧である
。
。
なお、上記実施例では可飽和リアクトル６４を過電圧抑
制用コンデンサ６１とコンデンサ６５の接続点とトラン
ジスタ２の主回路端子Ａの間に挿入したが、第４図のよ
うにコンデンサ６５と振動抑制用ダイオード６２の接続
点とトランジスタ２の主回路端子Ｂの間に挿入しても同
様の効果を奏する。
制用コンデンサ６１とコンデンサ６５の接続点とトラン
ジスタ２の主回路端子Ａの間に挿入したが、第４図のよ
うにコンデンサ６５と振動抑制用ダイオード６２の接続
点とトランジスタ２の主回路端子Ｂの間に挿入しても同
様の効果を奏する。
また、上記実施例では直流電源１の母線の正極側に半導
体スイッチング素子の一端、すなわち、トランジスタ２
のコレクタが接続された場合につｈて示したが、第５図
および第６図のような構成とすることによって、直流電
源１の母線の負極側（端子Ｃ）に半導体スイッチング素
子の一端が接続された場合についても適用でき、上記実
施例と同様の効果を得ることができる。
体スイッチング素子の一端、すなわち、トランジスタ２
のコレクタが接続された場合につｈて示したが、第５図
および第６図のような構成とすることによって、直流電
源１の母線の負極側（端子Ｃ）に半導体スイッチング素
子の一端が接続された場合についても適用でき、上記実
施例と同様の効果を得ることができる。
第５図は第１図の実施例の構成において、直流電源１の
負極側に半導体スイッチング素子の一端を接続した場合
の例であシ、第６図は第４図の実施例の構成において、
直流電源１の負極側に半導体スイッチング素子の一端を
接続した場合の例である。
負極側に半導体スイッチング素子の一端を接続した場合
の例であシ、第６図は第４図の実施例の構成において、
直流電源１の負極側に半導体スイッチング素子の一端を
接続した場合の例である。
さらに、上記実施例ではチ曹ツバ回路に適用した場合に
ついて説明したが、インバータ回路などでも上記実施例
と同様の効果を奏する。
ついて説明したが、インバータ回路などでも上記実施例
と同様の効果を奏する。
また、上記実施例では主半導体スイッチング素子として
トランジスタ２を用いた場合を示したが、ＭＯＳＦＥＴ
や他の半導体スイッチング素子でありても同様の効果を
奏する。
トランジスタ２を用いた場合を示したが、ＭＯＳＦＥＴ
や他の半導体スイッチング素子でありても同様の効果を
奏する。
以上のよりにこの発明によれば、過電圧抑制用回路内に
用いている振動抑制用ダイオードがオフするとき可飽和
リアクトル、半導体スイッチング素子の主回路端子間電
圧の立ち上がり時にコンデンサを介して可飽和リアクト
ルが飽和して逆電流を抑制するように構成したので、主
回路の半導体スイッチング素子のスイッチング時に発生
する主回路内の電圧振動が抑制され、かつ電磁ノイズ発
生レベルも低くできる効果がある。
用いている振動抑制用ダイオードがオフするとき可飽和
リアクトル、半導体スイッチング素子の主回路端子間電
圧の立ち上がり時にコンデンサを介して可飽和リアクト
ルが飽和して逆電流を抑制するように構成したので、主
回路の半導体スイッチング素子のスイッチング時に発生
する主回路内の電圧振動が抑制され、かつ電磁ノイズ発
生レベルも低くできる効果がある。
第１図はこの発明の一実施例による半導体素子の過電圧
抑制回路の回路図、第２図は第１図の実施例の動作を説
明するためのタイムチャート、第３図は第１図の実施例
における可飽和リアクトルの特性図、第４図ないし第６
図はそれぞれこの発明の他の実施例による半導体素子の
過電圧抑制回路の回路図、第７図は従来の半導体素子の
過電圧抑制回路の回路図、第８図は第７図の半導体素子
の過電圧抑制回路の動作を説明するためのタイムチャー
トである。 １は直流電源、２はトランジスタ（半導体スイッチング
素子）、６は過電圧抑制回路、６１は過電圧抑制用コン
デンサ、６２は振動抑制用ダイオード、６３は放電抵抗
（放電回路）、６４は可飽和リアクトル、６５はコンデ
ンサ。 なお、図中、同一符号は同一、又は相当部分を示す。
抑制回路の回路図、第２図は第１図の実施例の動作を説
明するためのタイムチャート、第３図は第１図の実施例
における可飽和リアクトルの特性図、第４図ないし第６
図はそれぞれこの発明の他の実施例による半導体素子の
過電圧抑制回路の回路図、第７図は従来の半導体素子の
過電圧抑制回路の回路図、第８図は第７図の半導体素子
の過電圧抑制回路の動作を説明するためのタイムチャー
トである。 １は直流電源、２はトランジスタ（半導体スイッチング
素子）、６は過電圧抑制回路、６１は過電圧抑制用コン
デンサ、６２は振動抑制用ダイオード、６３は放電抵抗
（放電回路）、６４は可飽和リアクトル、６５はコンデ
ンサ。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 直流電源の両極間に接続されスイッチング作動を行う半
導体スイッチング素子と、この半導体スイッチング素子
の端子間に並列に接続される直列回路をコンデンサとと
もに形成しかつ上記半導体スイッチング素子の端子間電
圧の立ち上がり時にこのコンデンサを介して飽和される
可飽和リアクトルと、上記コンデンサと並列に接続され
る直列回路を上記コンデンサとは別のコンデンサととも
に形成しかつ上記可飽和リアクトルが飽和する時点でオ
フ状態になる振動抑制用ダイオードと、この振動抑制用
ダイオードのオフ時に上記別のコンデンサの電荷を上記
直流電源へ放電する放電回路とを備えた半導体素子の過
電圧抑制回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093872A JPH01268451A (ja) | 1988-04-15 | 1988-04-15 | 半導体素子の過電圧抑制回路 |
| CA000596261A CA1310063C (en) | 1988-04-15 | 1989-04-10 | Overvoltage suppressing circuit for semiconductor device |
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