JPH01270191A - メモリカード - Google Patents
メモリカードInfo
- Publication number
- JPH01270191A JPH01270191A JP63098208A JP9820888A JPH01270191A JP H01270191 A JPH01270191 A JP H01270191A JP 63098208 A JP63098208 A JP 63098208A JP 9820888 A JP9820888 A JP 9820888A JP H01270191 A JPH01270191 A JP H01270191A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- memory card
- circuit
- connector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、メモリカードに関し、特に、キーデータによ
るリードライトプロテクト機能を備えたメモリカードに
関する。
るリードライトプロテクト機能を備えたメモリカードに
関する。
［従来の技術］
第２図は、従来のメモリカードのブロック図、第３図は
第２図に示すメモリカードの外観図である。なお、第３
図に示す大きさおよび形状は一般規格のものを示してい
る。
第２図に示すメモリカードの外観図である。なお、第３
図に示す大きさおよび形状は一般規格のものを示してい
る。
第２図において、１はカード端面に設けられたコネクタ
、２はバッファ回路、３はメモリＩＣ１４は制御回路で
ある。
、２はバッファ回路、３はメモリＩＣ１４は制御回路で
ある。
上記構成からなるメモリカードでは、カード端面のコネ
クタｌを通してデータバス信号５と、アドレスバス信号
６と、制御信号７が入出力される。
クタｌを通してデータバス信号５と、アドレスバス信号
６と、制御信号７が入出力される。
そして、データバス信号５と、アドレスバス信号６は、
バッファ回路２を通してメモリＩＣ３に印加され、制御
回′ｔｌｉ４のｉｔｉ’制御信号７によってメモリに対
するデータリードまたはライトの動作がなされていた。
バッファ回路２を通してメモリＩＣ３に印加され、制御
回′ｔｌｉ４のｉｔｉ’制御信号７によってメモリに対
するデータリードまたはライトの動作がなされていた。
［解決すへさ問題点］
し述した従来のメモリカードは、メモリのり−ト・ライ
トを自由に行なうことができたため、ｌ要なデータや守
秘データであっても、容易にり−ト・ライトができてし
まうという問題点があった。
トを自由に行なうことができたため、ｌ要なデータや守
秘データであっても、容易にり−ト・ライトができてし
まうという問題点があった。
本発明は、上記問題点にかんがみてなされたもので、デ
ータをプロテクトする機能を備えたメモリカードの提供
を目的とする。
ータをプロテクトする機能を備えたメモリカードの提供
を目的とする。
［問題点の解決手段］
一ヒ記目的を達成するため、本発明のメモリカードは、
コネクタを有するシート状筺体と、上記コネクタを通し
て入出力されるデータを記憶するメモリＩＣと、このメ
モリＩＣと上記コネクタとの間で入出力されるデータを
一時記憶するバッファと、このバッファを介して上記メ
モリＩＣに入出力されるデータの暗号化と復号化を行な
う暗号化・復号化回路と、この暗号化・復号化回路と上
記メモリＩＣを制御する制御回路とを備えた構成としで
ある。
コネクタを有するシート状筺体と、上記コネクタを通し
て入出力されるデータを記憶するメモリＩＣと、このメ
モリＩＣと上記コネクタとの間で入出力されるデータを
一時記憶するバッファと、このバッファを介して上記メ
モリＩＣに入出力されるデータの暗号化と復号化を行な
う暗号化・復号化回路と、この暗号化・復号化回路と上
記メモリＩＣを制御する制御回路とを備えた構成としで
ある。
すなわち、メモリデータの読み出し時あるいは古き込み
時に、データの暗号化と１ｕ号化を行なう機能を■−λ
ている。
時に、データの暗号化と１ｕ号化を行なう機能を■−λ
ている。
［実施例］
以下、図面にもとづいて本発明の詳細な説明する。
第１図は、本発明の一実施例に係るメモリカードのブロ
ック図である。なお、従来例と共通または対応する部分
については同一の符号で表す。
ック図である。なお、従来例と共通または対応する部分
については同一の符号で表す。
同図において、ｌＯは暗号化・復号化回路であり、バッ
ファ回路２とメモリＩＣ３の間に設置されている。
ファ回路２とメモリＩＣ３の間に設置されている。
上記構成において、暗号化・復号化回路ｌＯは、制御回
路４の制御にもとづいて、データのリード時あるいはラ
イト時にデータを暗号化または復号化する。
路４の制御にもとづいて、データのリード時あるいはラ
イト時にデータを暗号化または復号化する。
従って、データあるいはアドレスかこの暗号化・復号化
回路ｌＯを通過する際、それぞれ暗号化、または復号化
されることになる。このため、データは外部に対して暗
号化される。なお、この暗号化または復号化は、キーデ
ータに従い、制御回路４０制御のちとに行なわれる。
回路ｌＯを通過する際、それぞれ暗号化、または復号化
されることになる。このため、データは外部に対して暗
号化される。なお、この暗号化または復号化は、キーデ
ータに従い、制御回路４０制御のちとに行なわれる。
このように本実施例は、８５゜６ｍｍＸ５４゜０ ｍ
ｍ Ｘ ３ 、 ０ ｍ ＋ｎのシート状筺体に、所定
のメモリＩＣとその周辺回路を内包するとともに、その
一端面には外部接続用コネクタを有するメモリカードに
おいて、メモリデータの読み出し時またはＸＮき込み時
に、人力されたデータの暗号化または復号化を行なう８
１能を有している。
ｍ Ｘ ３ 、 ０ ｍ ＋ｎのシート状筺体に、所定
のメモリＩＣとその周辺回路を内包するとともに、その
一端面には外部接続用コネクタを有するメモリカードに
おいて、メモリデータの読み出し時またはＸＮき込み時
に、人力されたデータの暗号化または復号化を行なう８
１能を有している。
なお、本発明は上記実施例に限定されるものでなく、要
旨の範囲内における種々変形例を含むものである。例え
は、上述の実施例では、一般規格の大きさのシート状筺
体を使用しているが、この大きさ、形状にとられれろも
のでないことはいうまでもない。
旨の範囲内における種々変形例を含むものである。例え
は、上述の実施例では、一般規格の大きさのシート状筺
体を使用しているが、この大きさ、形状にとられれろも
のでないことはいうまでもない。
［発明の効果］
以上説明したように本発明は、メモリカード内に暗号化
・復号化回路を設けることにより、外部に対してデータ
が暗号化され、データを１呆謹することが可能なメモリ
カードを提供できるという効果がある。
・復号化回路を設けることにより、外部に対してデータ
が暗号化され、データを１呆謹することが可能なメモリ
カードを提供できるという効果がある。
第１図は本発明の一実施例に係るメモリカードの７０ツ
ク図１．第２図は従来のメモリカードのブロック図、第
３図は第２図に示すメモリカードの外観図である。 １：コネクタ ２：バッフ７回路 ３：メモリＩＣ 、！ｌ二制御回路 ｌＯ：暗号化・復号化回路
ク図１．第２図は従来のメモリカードのブロック図、第
３図は第２図に示すメモリカードの外観図である。 １：コネクタ ２：バッフ７回路 ３：メモリＩＣ 、！ｌ二制御回路 ｌＯ：暗号化・復号化回路
Claims (1)
- コネクタを有するシート状筺体と、上記コネクタを通
して入出力されるデータを記憶するメモリＩＣと、この
メモリＩＣと上記コネクタとの間で入出力されるデータ
を一時記憶するバッフアと、このバッフアを介して上記
メモリＩＣに入出力されるデータの暗号化と復号化を行
なう暗号化・復号化回路と、この暗号化・復号化回路と
上記メモリＩＣを制御する制御回路とを具備することを
特徴とするメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63098208A JPH01270191A (ja) | 1988-04-22 | 1988-04-22 | メモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63098208A JPH01270191A (ja) | 1988-04-22 | 1988-04-22 | メモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01270191A true JPH01270191A (ja) | 1989-10-27 |
Family
ID=14213567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63098208A Pending JPH01270191A (ja) | 1988-04-22 | 1988-04-22 | メモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01270191A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006051639A1 (ja) * | 2004-11-15 | 2006-05-18 | Ikuo Yamaguchi | 半導体メモリ装置 |
| US7770027B2 (en) | 2004-11-15 | 2010-08-03 | Nintendo Co., Ltd. | Semiconductor memory device |
| GB2593663A (en) * | 2020-01-24 | 2021-10-06 | Rigloo Ltd | Deployable shelter with adaptable floor |
-
1988
- 1988-04-22 JP JP63098208A patent/JPH01270191A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006051639A1 (ja) * | 2004-11-15 | 2006-05-18 | Ikuo Yamaguchi | 半導体メモリ装置 |
| CN100416518C (zh) * | 2004-11-15 | 2008-09-03 | 山口育男 | 半导体存储装置 |
| US7770027B2 (en) | 2004-11-15 | 2010-08-03 | Nintendo Co., Ltd. | Semiconductor memory device |
| GB2593663A (en) * | 2020-01-24 | 2021-10-06 | Rigloo Ltd | Deployable shelter with adaptable floor |
| GB2593663B (en) * | 2020-01-24 | 2024-05-22 | Rigloo Ltd | Deployable shelter with adaptable floor |
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