JPH01270331A - Master slice type integrated circuit device - Google Patents
Master slice type integrated circuit deviceInfo
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- JPH01270331A JPH01270331A JP9944988A JP9944988A JPH01270331A JP H01270331 A JPH01270331 A JP H01270331A JP 9944988 A JP9944988 A JP 9944988A JP 9944988 A JP9944988 A JP 9944988A JP H01270331 A JPH01270331 A JP H01270331A
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- 239000002184 metal Substances 0.000 claims description 44
- 229910052751 metal Inorganic materials 0.000 claims description 44
- 239000011159 matrix material Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 61
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスター・スライス方式集積回路装置の基本セ
ルおよび配線領域の形成方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for forming basic cells and wiring regions of a master-slice integrated circuit device.
本発明はマスター・スライス方式集積回路装置において
、あらかじめ能動素子を埋め込んだ、基本セルを隙間な
くマトリクス状に配置し、この上に第１層金属配線を主
体として論理機能を有するマクロセルを形成し、基本セ
ル相互間の配線を第２層金属配線および゛第３層金属配
線のみによっておこなう事により、マスター・スライス
方式集積回路装置として、従来の１層金属配線、および
２層金属配線による場合に不可能であった、マクロセル
上を立体的にマクロセル間の配線領域として使用する事
を可能にし、ゲートアレイとしての能動素子の利用率、
すなわち集積度を飛躍的に向上させるようにしたもので
ある。The present invention provides a master slice type integrated circuit device in which basic cells, in which active elements are embedded in advance, are arranged in a matrix without gaps, and macro cells having logic functions are formed mainly using first layer metal wiring on top of the basic cells, By wiring between basic cells using only the second-layer metal wiring and the third-layer metal wiring, it is possible to create a master slice integrated circuit device that is free from the problems that would occur when conventional single-layer metal wiring and two-layer metal wiring were used. It was possible to use the top of the macrocell as a three-dimensional wiring area between macrocells, and the utilization rate of active elements as a gate array was improved.
In other words, the degree of integration is dramatically improved.
゛〔従来の技術〕
従来のマスター・スライス方式集積回路装置の配置図は
、第１図に示すごとく、チップ１の外周に入出力セル５
を配置し、基本セル２をマトリクス状に３の様に配置し
、入出力セル５と基本セル・マ） ＩＪクスの間には４
のような配線専用領域を設けていた。そして３の基本セ
ル・マ） ＩＪクス上；（、第５図に示すようにマクロ
セルおよび配線領域を２層の金属配線によって形成して
いた。[Prior Art] As shown in FIG. 1, the layout of a conventional master-slice integrated circuit device is such that input/output cells 5 are arranged around the outer periphery of a chip 1.
The basic cells 2 are arranged in a matrix like 3, and there are 4 between the input/output cell 5 and the basic cell (IJ box).
A dedicated wiring area was set up like this. As shown in FIG. 5, the macro cell and wiring area were formed by two layers of metal wiring.
しかし、前述の従来技術では、マクロセル間の相反の配
線に第１層および第２層２０６，２０５の２層を使用を
せざる終えないため立体的にマクロセル上をセル間相互
の配線領域として利用することができなかった。However, in the above-mentioned conventional technology, since two layers, the first layer and the second layer 206, 205, are used for opposite wiring between macro cells, the top of the macro cell is used three-dimensionally as a wiring area between cells. I couldn't.
また、前述の従来技術ではマクロセルな形成するために
セル内部の配線を第１層金属配線２０６によってその殆
どを形成出来たとしても、この結果をセル上を通過可能
な第２層配線（フィード・スルー）としてしか利用でき
ず、集積度の向上に寄与しないという間頂点を有する。Furthermore, in the prior art described above, even if most of the wiring inside the cell can be formed by the first layer metal wiring 206 in order to form a macro cell, this result can be transferred to the second layer wiring (feed line) that can pass over the cell. The problem is that it can only be used as a "through" device and does not contribute to improving the degree of integration.
本発明のマスター・スライス方式集積回路装置は基本セ
ルの上に使用する金１４配線について第１層、第２層お
よび、第３層の３層配線を使用するそして、第１層金属
配線および能動素子と第１層金属配線との接続に使用す
るフンタクトのみを使用してマクロセルをｔ４Ｌ、
このマクロセルの入出力端子を、第１層金属配線層に、
第１層金属配線層から第２層金属配線層に接続する、ス
ルーホールを使用して形成゛し、第２層配線層と第６層
配線層および、これら２つの配線層を結び付けるスルー
ホールのみを使用してマクロセル間の配線を行う事を特
徴とする。The master-sliced integrated circuit device of the present invention uses three layers of metal wiring, the first layer, the second layer, and the third layer, for the gold-14 wiring used above the basic cell. The macro cell is connected to t4L using only the mount used to connect the element and the first layer metal wiring, and the input/output terminals of this macro cell are connected to the first layer metal wiring layer.
Formed using through holes connecting the first metal wiring layer to the second metal wiring layer, and only through holes connecting the second wiring layer and the sixth wiring layer, and these two wiring layers. The feature is that wiring between macro cells is performed using .
本発明の上記の構成によればマクロセル相互間の配線を
行う場合、第６図に示すごとく、マクロセルの内部配線
を第１層金属配線のみで行う事によって、第２層および
第３層の金属配線を第１層金属配線の影響をうけずに全
てマクロセル相互間の配線に利用することが出来る。こ
のため従来の２層金属配線に於ては、第５図に示す如く
マクロセル上に横方向の配線を行う事が、マクロセルの
内部配線に第１層金属配線が使用されるため、妨げられ
ていたが、第３層金属配線を使用することに依って、マ
クロセル間の配線をマクロセル上に配置することが可能
となった。According to the above structure of the present invention, when interconnecting macro cells, as shown in FIG. All wiring can be used for wiring between macro cells without being affected by the first layer metal wiring. For this reason, in conventional two-layer metal wiring, it is difficult to perform horizontal wiring on the macrocell as shown in Figure 5 because the first-layer metal wiring is used for the internal wiring of the macrocell. However, by using the third layer metal wiring, it has become possible to arrange wiring between macro cells on top of the macro cells.
また入出力端子の占有する第２層金属配線の面積を極力
少なくして、第２層および第３層金属配線の配線の自由
度をより高くすることができ、以上の事から従来の２層
金属配線に依る方法よりもマスター・スライス方式とし
ては極めて高い集積度を実現できる。In addition, the area of the second layer metal wiring occupied by the input/output terminals can be minimized, and the degree of freedom in wiring the second and third layer metal wiring can be increased. The master slice method can achieve an extremely high degree of integration compared to methods that rely on metal wiring.
また、配線層の明確な使い分けに依り、セルライブラリ
ーと配線領域を明確に分離することが、可能となった。Furthermore, by clearly using wiring layers, it has become possible to clearly separate the cell library and the wiring area.
第３図および第４図は本発明の実施例における基本セル
の平面図で、第３図に於いては第１層金属配線２０１．
２０２，２０５および能動素子と第１層金属配線とを接
続するコンタク） ２０５１ｃよって、論理機能を有す
るマクロセルを形成している。ココに２０１はｖｓｓ１
ｙ源２０２はＶＤＤ電源である。本図に示すようにマク
ロセルの内部配線は第１層配線によって構成されている
。3 and 4 are plan views of a basic cell in an embodiment of the present invention. In FIG. 3, the first layer metal wiring 201.
202, 205 and a contact connecting the active element and the first layer metal wiring) 2051c, thus forming a macro cell having a logic function. 201 here is vss1
Y source 202 is a VDD power supply. As shown in this figure, the internal wiring of the macrocell is composed of first layer wiring.
さらに第１層金属配線２０３．および第２層金属配線２
０６を結び付けるスルーホール２ｏ７１てよって、入出
力端子ＡＩ、Ｘ、Ａ２が形成される第２図は第３図のト
ランジスター回路図で、０ＭＯ８）ランシスターによる
、２人力ＮＡＮＤゲートを構成している。Furthermore, first layer metal wiring 203. and second layer metal wiring 2
The input/output terminals AI, X, and A2 are formed by the through hole 2o71 connecting 06. FIG. 2 is a transistor circuit diagram of FIG.
第４図は、第２層および第５層金属配線２０６．２１１
および第２層と第５層金属配線を結び付けるスルーホー
ル２１２によって第３図に示すマクロセルの端子位置Ａ
Ｉ、Ｘ、Ａ２からその他のマクロセルに接続する配線を
示している。FIG. 4 shows the second and fifth layer metal wiring 206.211.
Terminal position A of the macrocell shown in FIG.
Wirings connecting I, X, and A2 to other macrocells are shown.
本図に示すようにマクロセル間の配線には、第１層金属
配線は使われていない。As shown in this figure, the first layer metal wiring is not used for wiring between macro cells.
第５図は、従来の第１層および第２層金属配線のみを使
用した場合のマクロセルと配線領域の様子を示しており
、第６図は第１層金属配線をマクロセルの内部配線に使
用し、マクロセル間の配線は第２層および第３層金属配
線およびこの２層の間を結ぶスルーホールのみによって
マクロセルの上部に形成される。Figure 5 shows the macrocell and wiring area when only the conventional first- and second-layer metal wiring is used, and Figure 6 shows the state of the macrocell and wiring area when the first-layer metal wiring is used for the internal wiring of the macrocell. , wiring between macro cells is formed above the macro cells only by second and third layer metal wiring and through holes connecting these two layers.
以上述べたように本発明によれば、マクロセルを形成す
るために第１層金属配線を使用し、マクロセルの入出力
端子を形成するために、第１層金属配線と第２層金属配
線を結び付けるスルーホールを使用し、かつマクロセル
間の配線を第２層金属配線および第３層金属配線を使用
することによってマクロセルの上の配線層を効率よくか
つ明確に使い分けて使用する事が出来るので、マスター
・スライス方式のＬＳＩとしては極めて高い集積度を達
成できるという効果を有する。As described above, according to the present invention, the first layer metal wiring is used to form the macrocell, and the first layer metal wiring and the second layer metal wiring are connected to form the input/output terminals of the macrocell. By using through holes and using second-layer metal wiring and third-layer metal wiring for wiring between macro cells, the wiring layer above the macro cells can be used efficiently and clearly. - It has the effect of achieving an extremely high degree of integration as a slice-type LSI.
第１図は本発明を実施した、マスター・スライス方式の
大規模集積回路チップの全体的な概略図１・・・・・・
・・・チップ外形
２・・・・・・・・・基本セル
３・・・・・・・・・基本セルマトリクス４・・・・・
・・・・配線専用領域
５・・・・・・・・・入出力セル
第２図は、第３図および、第４図のトランジスター回路
図。
第３図および第４図は、基本セル上に金！Ｒ５層配線を
施した場合の結線図。
２０１・・・・・・、電源配線（ＶＤＤ）２０２・・・
・・・電源配線（ＶＳＳ）２０３・・・・・・第１層金
属配線
２０５・・・・・・第１層および拡散層またはポリシリ
−ｙ＞を接ａ−するスルーホール
２０６・・・・・・第２層金属配線
２０７・・・・・・第１層および第２層金属配線を接続
するスルーホール
２０Ｂ・・・・・・ポリシリコン
２０９・・・・・・Ｈ型拡散層
２１０・・・・・・Ｐ型拡散層
２１１・・・・・・第５層金属配線
２１２・・・・・・第２層および第３層金属配線を接続
するスルーホール
２１３・・・・・・第２層金属配線により形成されるマ
クロセルのピン位置
第５図は、２層金属配線のみを使用する場合に於いてマ
クロセル相互間の配線を施した結線図。
第６図は、３層金属配線を使用する場合に於いてマクロ
セル上にマクロセル相互間の配線ヲ施した結線図。
以上
１［人 セイコーエプソン株式会社
代理人 弁理士 上柳雅誉（他１名）
菓 １ ■
第 乙 図
■ ５ ■FIG. 1 is an overall schematic diagram of a large-scale integrated circuit chip using the master slice method, in which the present invention is implemented.
...Chip outline 2...Basic cell 3...Basic cell matrix 4...
. . . Wiring dedicated area 5 . . . Input/output cell FIG. 2 is a transistor circuit diagram of FIGS. 3 and 4. Figures 3 and 4 show gold on the basic cell! A wiring diagram when R5 layer wiring is applied. 201..., power supply wiring (VDD) 202...
. . . Power supply wiring (VSS) 203 . . . First layer metal wiring 205 . . . Through hole 206 connecting the first layer and the diffusion layer or polysilicon y>. ...Second layer metal wiring 207...Through hole 20B connecting the first layer and second layer metal wiring...Polysilicon 209...H type diffusion layer 210. ...P-type diffusion layer 211...Fifth layer metal wiring 212...Through hole 213 connecting the second layer and third layer metal wiring... Pin positions of macro cells formed by two-layer metal wiring FIG. 5 is a wiring diagram showing wiring between macro cells when only two-layer metal wiring is used. FIG. 6 is a wiring diagram showing wiring between macro cells on macro cells when three-layer metal wiring is used. Above 1 [Person Seiko Epson Co., Ltd. Agent Patent Attorney Masatoshi Kamiyanagi (and 1 other person) 1 ■ Part B Figure 5 ■
Claims (1)
マトリクス状に隙間なく配置し、前記能動素子を横方向
に複数個使用して、その上に、第１層金属配線のみを施
し、論理機能を有するマクロセルを形成し、このマクロ
セルの入出力端子を、第２層金属配線層に、依ってのみ
形成し、第２層配線層と第３層配線層および、これら２
つの配線層を結び付けるスルーホールのみを使用してマ
クロセル間の配線を行うことを特徴とする、マスター・
スライス方式集積回路装置。(1) Basic cells composed of a plurality of active elements are arranged in a matrix without any gaps, a plurality of the active elements are used in the horizontal direction, only the first layer metal wiring is applied on top of the basic cells, and the logic A macro cell having a function is formed, and the input/output terminals of this macro cell are formed only in the second layer metal wiring layer, and the second layer wiring layer, the third layer wiring layer, and these two metal wiring layers are formed.
A master system that is characterized by wiring between macrocells using only through holes that connect two wiring layers.
Slice integrated circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9944988A JPH01270331A (en) | 1988-04-22 | 1988-04-22 | Master slice type integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9944988A JPH01270331A (en) | 1988-04-22 | 1988-04-22 | Master slice type integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01270331A true JPH01270331A (en) | 1989-10-27 |
Family
ID=14247662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9944988A Pending JPH01270331A (en) | 1988-04-22 | 1988-04-22 | Master slice type integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01270331A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472652U (en) * | 1990-11-06 | 1992-06-26 |
-
1988
- 1988-04-22 JP JP9944988A patent/JPH01270331A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472652U (en) * | 1990-11-06 | 1992-06-26 |
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