JPH01270355A - 半導体装置及び製造方法 - Google Patents
半導体装置及び製造方法Info
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- JPH01270355A JPH01270355A JP9945888A JP9945888A JPH01270355A JP H01270355 A JPH01270355 A JP H01270355A JP 9945888 A JP9945888 A JP 9945888A JP 9945888 A JP9945888 A JP 9945888A JP H01270355 A JPH01270355 A JP H01270355A
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- thin film
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本１１ｆｌはフラット・デイスプレィ、３０１１子（Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ １ｎｓｕｌａｔｏｒ
）等に用いる半導体装置の構造及びその製造方法に関す
る。
ｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ １ｎｓｕｌａｔｏｒ
）等に用いる半導体装置の構造及びその製造方法に関す
る。
［従来の技術］
従来、例えばＣｏｎｆｅｒｅｎｃｅ Ｒｅｃｏｒｄ ｏ
ｆ ｔｈｅ １９８５Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄ
ｉｓｐｌａｙ Ｒｅ５ｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃ
ｅ。
ｆ ｔｈｅ １９８５Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄ
ｉｓｐｌａｙ Ｒｅ５ｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃ
ｅ。
Ｐ、９−１３（Ｉ２Ｏ３） のように、非晶質基板上
に多結晶半導体でＭＯ３構造を形成す゛る場合、導電性
薄膜を形成する方法としてイオン注入法を用い、平面的
に素子を形成するのが一般であった。
に多結晶半導体でＭＯ３構造を形成す゛る場合、導電性
薄膜を形成する方法としてイオン注入法を用い、平面的
に素子を形成するのが一般であった。
［発明が解決しようとする課題］
しかし前述の従来技術は、イオン注入法を用いてドーパ
ントの導入を行うため、高価なイオン注入装置の使用が
不可欠であり、またその処理能力６も小さなものであっ
た。また、イオン注入後にドーパントを活性化するため
に高温に保持する必要があるため、非晶質基板として高
価な石英ガラスの使用が不可欠であるうえ、活性化処理
により、既に形成した構造が損傷を受けるため、素子を
重ねて形成することは困難であるという欠点を有してい
た。そのため、素子を重ねて配置することによる動作の
高速化、実装面積の縮小化等の効果を実現することがで
きなかった。
ントの導入を行うため、高価なイオン注入装置の使用が
不可欠であり、またその処理能力６も小さなものであっ
た。また、イオン注入後にドーパントを活性化するため
に高温に保持する必要があるため、非晶質基板として高
価な石英ガラスの使用が不可欠であるうえ、活性化処理
により、既に形成した構造が損傷を受けるため、素子を
重ねて形成することは困難であるという欠点を有してい
た。そのため、素子を重ねて配置することによる動作の
高速化、実装面積の縮小化等の効果を実現することがで
きなかった。
そこで本発明は従来技術の欠点を解決するもので、その
目的とするところは、安価なガラス基板を非晶質基板に
用いて、量産性に富む製造方法で形成可能な、多重構造
のＭＯ３構造を提供するところにある。
目的とするところは、安価なガラス基板を非晶質基板に
用いて、量産性に富む製造方法で形成可能な、多重構造
のＭＯ３構造を提供するところにある。
［課題を解決するための手段］
本発明は、量産性に富む減圧ＣＶＤ法を用いてドーパン
トの導入を行い、高価で生産性の低いイオン注入装置を
使用せずにＭＯ３構造の形成を行う、また、イオン注入
後にドーパントを活性化するために高温に保持する必要
がないため、非晶質基板として安価なガラス基板の使用
が可能になる。
トの導入を行い、高価で生産性の低いイオン注入装置を
使用せずにＭＯ３構造の形成を行う、また、イオン注入
後にドーパントを活性化するために高温に保持する必要
がないため、非晶質基板として安価なガラス基板の使用
が可能になる。
そして、半導体装置を重ねて配置するため、その占有面
積は著しく小さくなり、半導体装置の高密度実装が可能
になる。また、本発明による構造は、導電性薄膜として
ドーピングされたＳｉ薄膜を用いるため、複数の素子を
重ねて形成しても既に形成された構成膜が損傷基れない
と言う特徴を有すると金属薄膜形成後は金属薄膜が結晶
化するなどして損傷を受けるため熱工程を経ることがで
きず、複数の素子を重ねて形成することは困難である。
積は著しく小さくなり、半導体装置の高密度実装が可能
になる。また、本発明による構造は、導電性薄膜として
ドーピングされたＳｉ薄膜を用いるため、複数の素子を
重ねて形成しても既に形成された構成膜が損傷基れない
と言う特徴を有すると金属薄膜形成後は金属薄膜が結晶
化するなどして損傷を受けるため熱工程を経ることがで
きず、複数の素子を重ねて形成することは困難である。
［実施例］
第１図は本発明による構造を用いて作製したｎ−ＭＯ３
型素子を上方より眺めた図である。
型素子を上方より眺めた図である。
ガラス基板１上にｎ型Ｓｉ薄膜第１層２、絶縁用５ｉＣ
）２薄膜層３、ｎ型Ｓｉ薄膜第２層４が重なって形成さ
れている。さらにそれらを覆う形状に、ノンドープＳｉ
薄膜５、ゲート酸化膜として機能。
）２薄膜層３、ｎ型Ｓｉ薄膜第２層４が重なって形成さ
れている。さらにそれらを覆う形状に、ノンドープＳｉ
薄膜５、ゲート酸化膜として機能。
しうる５ｉｎ２薄膜６、ｎ型Ｓｉ薄膜第３層によるゲー
ト電極７が形成されている。また、ゲート酸化膜として
機能しうるＳｉＯ２薄膜６には、電気的にコンタクトを
とるための窓領域８が設けられている。また、ｎ型Ｓｉ
薄膜第１層２、ｎ型Ｓｉ薄膜第２層４の一部は、電源供
給電極９．１０として用いられており、ｎ’−ＭＯ３構
造を構成している。この素子は、高周波帯域にわたり安
定な動作が可能な、非常に良好な特性を得ることができ
た。
ト電極７が形成されている。また、ゲート酸化膜として
機能しうるＳｉＯ２薄膜６には、電気的にコンタクトを
とるための窓領域８が設けられている。また、ｎ型Ｓｉ
薄膜第１層２、ｎ型Ｓｉ薄膜第２層４の一部は、電源供
給電極９．１０として用いられており、ｎ’−ＭＯ３構
造を構成している。この素子は、高周波帯域にわたり安
定な動作が可能な、非常に良好な特性を得ることができ
た。
第２図は、第１図の本発明による構造を用いて作製した
ｎ−ＭＯ５構造のＡ−Ｂの線に沿った断面構造を示す図
である。
ｎ−ＭＯ５構造のＡ−Ｂの線に沿った断面構造を示す図
である。
第３図は、第１図に示した半導体装置の製造工程の一例
を示す断面図である。
を示す断面図である。
第３図（ａ）の工程
ガラス基板１上に減圧ＣＶＤ法を用いてｎ型Ｓｉ薄膜を
付着させ、フォトリソグラフィー法を用いて該形成薄膜
を島状に加工し、ｎ型Ｓｉ薄膜第１層２を形成する。
付着させ、フォトリソグラフィー法を用いて該形成薄膜
を島状に加工し、ｎ型Ｓｉ薄膜第１層２を形成する。
第３図（ｂ）の工程
常圧ＣＶＤ法を用いてＳｉＯ２，薄膜を付着させる。
このＳｉＯ２薄膜は、絶縁用ＳｉＯ２薄膜層３として機
能する。
能する。
第３図（Ｃ）の工程
減圧ＣＶＤ法を用いてｎ型Ｓｉ薄膜を付着させ、フォト
リソグラフィー法を用いて該ｎ型Ｓｉ薄膜を島状に加工
し、ｎ型Ｓｉ薄膜第２層４を形成する。
リソグラフィー法を用いて該ｎ型Ｓｉ薄膜を島状に加工
し、ｎ型Ｓｉ薄膜第２層４を形成する。
第３図（ｄ）の工程
減圧ＣＶＤ法を用いてノンドープＳｉ薄膜を付着させ、
フォトリソグラフィー法を用いて該ノンドープＳｉ薄膜
を島状に加工し、ノンドープＳｉ薄膜層５を形成する。
フォトリソグラフィー法を用いて該ノンドープＳｉ薄膜
を島状に加工し、ノンドープＳｉ薄膜層５を形成する。
第３図（ｅ）の工程
常圧ＣＶＤ法を用いてＳｉＯ２薄膜を付着させる。
この５ｉ０２薄膜は、ＳｉＯ２薄膜６で、ゲート酸化膜
として機能する。そして、このＳｉＯ２薄膜６、に、フ
ォトリソグラフィー法を用いて窓領域８を設ける。
として機能する。そして、このＳｉＯ２薄膜６、に、フ
ォトリソグラフィー法を用いて窓領域８を設ける。
第３図（ｆ）の工程
減圧ＣＶＤ法を用いてｎ型Ｓｉ薄膜を付着させ、フォト
リソグラフィー法を用いて該ｎ型Ｓｉ薄膜を島状に加工
したｎ型Ｓｉ薄膜第３看により、ゲート電極７を形成す
る。
リソグラフィー法を用いて該ｎ型Ｓｉ薄膜を島状に加工
したｎ型Ｓｉ薄膜第３看により、ゲート電極７を形成す
る。
以上の工程により、第１図に示した構造の半導体装置を
得ることができた。
得ることができた。
尚、第３図の製造法では導電性の半導体薄膜としてｎ型
Ｓｉ薄膜を用いたが、ｐ型Ｓｉ薄膜を用いてももちろん
構わない。
Ｓｉ薄膜を用いたが、ｐ型Ｓｉ薄膜を用いてももちろん
構わない。
［発明の効果〕
本発明は以上述べたように、半導体装置を重ねて配置す
るため、その占有面頂は著しく小さくなり、従来より半
導体装置の高密度実装が可能になるという効果をもたら
した。また、導電性薄膜として金属薄膜を用いると金属
薄膜形成後は金属薄。
るため、その占有面頂は著しく小さくなり、従来より半
導体装置の高密度実装が可能になるという効果をもたら
した。また、導電性薄膜として金属薄膜を用いると金属
薄膜形成後は金属薄。
膜が結晶化するなどして損傷を受けるため熱工程を経る
ことができず、複数の素子を重ねて形成することは困難
だが、導電性薄膜としてドーピングされたＳｉ薄膜を用
いたため、複数の素子を重ねて形成しても既に形成され
た構成膜が損傷されないと言う特徴を有する。また、量
産性に富む減圧ＣＶＤ法を用いてドーパントの導入を行
っているため、高価で生産性の低いイオン注入装置を使
用せずにＣ−ＭＯ３構造の形成が可能であると言う特徴
を有する。そして、イオン注入後にドーパントを活性化
するために高温に保持する必要がないため、非晶質基板
として安価なガラス基板の使用が可能になった。
ことができず、複数の素子を重ねて形成することは困難
だが、導電性薄膜としてドーピングされたＳｉ薄膜を用
いたため、複数の素子を重ねて形成しても既に形成され
た構成膜が損傷されないと言う特徴を有する。また、量
産性に富む減圧ＣＶＤ法を用いてドーパントの導入を行
っているため、高価で生産性の低いイオン注入装置を使
用せずにＣ−ＭＯ３構造の形成が可能であると言う特徴
を有する。そして、イオン注入後にドーパントを活性化
するために高温に保持する必要がないため、非晶質基板
として安価なガラス基板の使用が可能になった。
本発明が半導体技術の発展に寄与するところ大であると
確信する。
確信する。
第１図は本発明による構造を用いて作製したｎ−ＭＯ３
型素子を上方より眺めた図である。 １・・・・・・ガラス基板 ２・・・・・・ｎ型Ｓｉ薄膜第１層 ３・・・・・・絶縁用ＳｉＯ２薄膜層 ４・・・・・・ｎ型Ｓｉ薄膜第２層 ５・・・・・・ノンドープＳｉ薄膜 ６・・・・・・ゲート酸化膜として機能しうるＳｉＯ２
薄膜 ７・・・・・・ｎ型Ｓｉ薄膜第３層によるゲート電極８
・・・・・・電気的にコンタクトをとるための窓領域９
．１０・・・・・・ｎ型Ｓｉ薄膜第３層による電源供給
電極 第２図は、第１図の本発明による構造を用いて作製した
ｎ−ＭＯ３構造のＡ’−Ｂの線に沿った断面構造を示す
図である。 第３図（ａ）〜（ｆ）は、第１図に示した半導体装置の
製造工程の一例を示す断面図である。 第３図（ａ）の工程 ・ ｎ型Ｓｉ薄膜第１層２を形成する工程。 第３図（ｂ）の工程 絶縁用５ｉＯａ薄膜第１層３を付着させる工程。 第３図（ｃ）の工程 ｎ Ｗ Ｓ ｌ薄膜第２層４を形成する工程。 第３図（ｄ）の工程 ノンドープＳｉ薄膜層５を形成する工程。 第３図（ｅ）の工程 ゲート酸化膜用ＳｉＯ２：＃膜６を形成する工程、及び
、窓領域８を設ける工程。 第３図（ｆ）の工程 ゲート電極７を形成する工程。 以 上 出願人 セイコーエプソン株式会社
型素子を上方より眺めた図である。 １・・・・・・ガラス基板 ２・・・・・・ｎ型Ｓｉ薄膜第１層 ３・・・・・・絶縁用ＳｉＯ２薄膜層 ４・・・・・・ｎ型Ｓｉ薄膜第２層 ５・・・・・・ノンドープＳｉ薄膜 ６・・・・・・ゲート酸化膜として機能しうるＳｉＯ２
薄膜 ７・・・・・・ｎ型Ｓｉ薄膜第３層によるゲート電極８
・・・・・・電気的にコンタクトをとるための窓領域９
．１０・・・・・・ｎ型Ｓｉ薄膜第３層による電源供給
電極 第２図は、第１図の本発明による構造を用いて作製した
ｎ−ＭＯ３構造のＡ’−Ｂの線に沿った断面構造を示す
図である。 第３図（ａ）〜（ｆ）は、第１図に示した半導体装置の
製造工程の一例を示す断面図である。 第３図（ａ）の工程 ・ ｎ型Ｓｉ薄膜第１層２を形成する工程。 第３図（ｂ）の工程 絶縁用５ｉＯａ薄膜第１層３を付着させる工程。 第３図（ｃ）の工程 ｎ Ｗ Ｓ ｌ薄膜第２層４を形成する工程。 第３図（ｄ）の工程 ノンドープＳｉ薄膜層５を形成する工程。 第３図（ｅ）の工程 ゲート酸化膜用ＳｉＯ２：＃膜６を形成する工程、及び
、窓領域８を設ける工程。 第３図（ｆ）の工程 ゲート電極７を形成する工程。 以 上 出願人 セイコーエプソン株式会社
Claims (2)
- （１）絶縁層を同一の導伝型の半導体薄膜により挟持せ
しめ、該構造をｎ型もしくはｐ型の半導体薄膜で覆った
構造を有することを特徴とする半導体装置。 - （２）半導体薄膜の製造方法として、減圧ＣＶＤ法を用
いることを特徴とする第１項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9945888A JPH01270355A (ja) | 1988-04-22 | 1988-04-22 | 半導体装置及び製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9945888A JPH01270355A (ja) | 1988-04-22 | 1988-04-22 | 半導体装置及び製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01270355A true JPH01270355A (ja) | 1989-10-27 |
Family
ID=14247872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9945888A Pending JPH01270355A (ja) | 1988-04-22 | 1988-04-22 | 半導体装置及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01270355A (ja) |
-
1988
- 1988-04-22 JP JP9945888A patent/JPH01270355A/ja active Pending
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