JPS6257259B2 - - Google Patents
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- Publication number
- JPS6257259B2 JPS6257259B2 JP56152734A JP15273481A JPS6257259B2 JP S6257259 B2 JPS6257259 B2 JP S6257259B2 JP 56152734 A JP56152734 A JP 56152734A JP 15273481 A JP15273481 A JP 15273481A JP S6257259 B2 JPS6257259 B2 JP S6257259B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- electrode
- metal
- deposited
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は能動および受動素子を基板面上に限ら
ず、半導体薄膜の厚さ方向に重ね合わせ集積拡張
してなる集積型薄膜素子の製造方法に関するもの
である。
ず、半導体薄膜の厚さ方向に重ね合わせ集積拡張
してなる集積型薄膜素子の製造方法に関するもの
である。
従来より周知のように、単結晶Si基板上にダイ
オードやトランジスタ等を集積して回路の構成が
行なわれているが、従来は高価な単結晶Si基板を
用い、しかも基板のごく表面のみを利用するだけ
であつた。すなわち現在実用化されている集積回
路は基板表面のみを利用する２次元的な構成であ
る。
オードやトランジスタ等を集積して回路の構成が
行なわれているが、従来は高価な単結晶Si基板を
用い、しかも基板のごく表面のみを利用するだけ
であつた。すなわち現在実用化されている集積回
路は基板表面のみを利用する２次元的な構成であ
る。
近年、集積度をさらに上げるため種々の試みが
なされており、その１つに回路を立体的に構成す
る試みがある。これはエピタキシヤルさせた単結
晶層に穴をあけ金属を蒸着して下段との接続を構
成しようとするものであるが、その製造方法の困
難さ、繁雑さのため未だ実用化されていない。
なされており、その１つに回路を立体的に構成す
る試みがある。これはエピタキシヤルさせた単結
晶層に穴をあけ金属を蒸着して下段との接続を構
成しようとするものであるが、その製造方法の困
難さ、繁雑さのため未だ実用化されていない。
本発明は、製造が容易で、低コスト化が可能な
立体回路構成をもつ集積型薄膜素子の製造方法を
提供することを目的とするものである。
立体回路構成をもつ集積型薄膜素子の製造方法を
提供することを目的とするものである。
以下本発明の原理について説明する。第１図ａ
〜ｃは本発明の原理を示す図であり、薄膜の両面
に電極用金属を設け、この金属を薄膜中に貫通し
て拡散させることにより、電極用金属を電気的に
接続させる方法を示した工程図である。ここでは
薄膜の材料としてSiH4をグロー放電分解した非
晶質ケイ素（以下ａ―Siと略記する。）を用い
た。以下具体的に説明すると、まず洗浄されたガ
ラス板１の一部上にAlよりなる電極２を蒸着す
る（第１図ａ）。次にａ―Si薄膜３をAl電極２か
ら端子がとり出せるように堆積させる（第１図
ｂ）。高周波グロー放電法によつて基板温度180〜
300℃、真空度0.2〜2Torrの範囲でａ―Si薄膜３
を堆積させた。ａ―Si薄膜３を堆積することによ
つて予め蒸着したAl電極２がａ―Si薄膜３中を拡
散し、その表面まで達する。Al電極２の膜厚は
ａ―Si薄膜３と同程度か多少厚めの方が望まし
い。次にａ―Si薄膜３をAl電極２とではさむよう
にAlよりなる電極４を蒸着する（第２図ｃ）。Al
電極２の端子５とAl電極４の端子６、およびAl
電極２の端子７とAl電極４の端子８間の抵抗を
測定したが10Ωcm以下という比抵抗が得られた。
通常得られるａ―Siの比抵抗が109Ωcm程度であ
ることからすると、Al電極２の金属拡散により
十分に低い比抵抗が得られることが分かる。厚さ
5000Å程度の薄膜とするとその実抵抗は10-3Ω以
下となり無視できるぐらい小さな低抗損で深さ方
向の電気的接続が行なえる。本原理の説明では拡
散させる導電体としてAlを用いたがAu，In，
Pd，Pt等でも良い。なおAlの表面を酸化させる
と拡散を防止することができる。
〜ｃは本発明の原理を示す図であり、薄膜の両面
に電極用金属を設け、この金属を薄膜中に貫通し
て拡散させることにより、電極用金属を電気的に
接続させる方法を示した工程図である。ここでは
薄膜の材料としてSiH4をグロー放電分解した非
晶質ケイ素（以下ａ―Siと略記する。）を用い
た。以下具体的に説明すると、まず洗浄されたガ
ラス板１の一部上にAlよりなる電極２を蒸着す
る（第１図ａ）。次にａ―Si薄膜３をAl電極２か
ら端子がとり出せるように堆積させる（第１図
ｂ）。高周波グロー放電法によつて基板温度180〜
300℃、真空度0.2〜2Torrの範囲でａ―Si薄膜３
を堆積させた。ａ―Si薄膜３を堆積することによ
つて予め蒸着したAl電極２がａ―Si薄膜３中を拡
散し、その表面まで達する。Al電極２の膜厚は
ａ―Si薄膜３と同程度か多少厚めの方が望まし
い。次にａ―Si薄膜３をAl電極２とではさむよう
にAlよりなる電極４を蒸着する（第２図ｃ）。Al
電極２の端子５とAl電極４の端子６、およびAl
電極２の端子７とAl電極４の端子８間の抵抗を
測定したが10Ωcm以下という比抵抗が得られた。
通常得られるａ―Siの比抵抗が109Ωcm程度であ
ることからすると、Al電極２の金属拡散により
十分に低い比抵抗が得られることが分かる。厚さ
5000Å程度の薄膜とするとその実抵抗は10-3Ω以
下となり無視できるぐらい小さな低抗損で深さ方
向の電気的接続が行なえる。本原理の説明では拡
散させる導電体としてAlを用いたがAu，In，
Pd，Pt等でも良い。なおAlの表面を酸化させる
と拡散を防止することができる。
以下に、第１図ａ〜ｃに示すような電極の接続
原理を用いた本発明の一実施例による集積型薄膜
素子の製造工程を図面を用いて詳しく説明する。
原理を用いた本発明の一実施例による集積型薄膜
素子の製造工程を図面を用いて詳しく説明する。
第２図は本発明の一実嶋例における集積型薄膜
素子を製造する工程を示す図である。基板１１上
にｉ型ａ―Si薄膜１２、ｎ型ａ―Si薄膜１３を順
に堆積させる（第２図ａ）。次にｎ型ａ―Si薄膜
１３を所定のパターンでエツチングする。ｎ型ａ
―Si薄膜１３はMOSFETのソース，ドレインと
なるものである（第２図ｂ）。次にMOSFET用の
ゲート酸化膜１４を堆積し、必要な部分を残して
エツチングした後、ａ―Si薄膜中に拡散し難い金
属１５例えばMo，NiCr等およびａ―Si薄膜中に
拡散し易い金属１６を順に堆積させる（第２図
ｃ）。金属１６は例えばAl，In，Au，Pd，Pt等で
ある。ゲート酸化膜１４の電極等を形成せるよう
に金属１５をエツチングした後、次にａ―Si中に
拡散し易い金属１６を適当なパターンでエツチン
グする。これが本発明の集積型薄膜素子の立体配
線をなすものである（第２図ｄ）。
素子を製造する工程を示す図である。基板１１上
にｉ型ａ―Si薄膜１２、ｎ型ａ―Si薄膜１３を順
に堆積させる（第２図ａ）。次にｎ型ａ―Si薄膜
１３を所定のパターンでエツチングする。ｎ型ａ
―Si薄膜１３はMOSFETのソース，ドレインと
なるものである（第２図ｂ）。次にMOSFET用の
ゲート酸化膜１４を堆積し、必要な部分を残して
エツチングした後、ａ―Si薄膜中に拡散し難い金
属１５例えばMo，NiCr等およびａ―Si薄膜中に
拡散し易い金属１６を順に堆積させる（第２図
ｃ）。金属１６は例えばAl，In，Au，Pd，Pt等で
ある。ゲート酸化膜１４の電極等を形成せるよう
に金属１５をエツチングした後、次にａ―Si中に
拡散し易い金属１６を適当なパターンでエツチン
グする。これが本発明の集積型薄膜素子の立体配
線をなすものである（第２図ｄ）。
その上にさらに第２段の活性層であるｉ型ａ―
Si薄膜１７およびオーミツク接触用のｎ型ａ―Si
薄膜１８を順に堆積させｎ型ａ―Si薄膜１８のみ
を、MOSFET用のソースドレイン電極用として
パターン出しする（第２図ｅ）。第２段のａ―Si
薄膜１７，１８を堆積させる際、基板温度は第１
段のａ―Si薄膜の堆積時に比べ低めにしておく方
が良い。すなわち第１段、第２段の活性層を同一
温度すると第１段ａ―Si薄膜中の水素が脱離し、
特性が劣化する危険性があるためである。本実施
例では第１段の活性層を300℃、第２段の活性層
を250℃で堆積させた。領域１９はａ―Si薄膜中
に拡散し易い金属１６がａ―Si薄膜中を拡散した
領域であり、これが立体配線となるものである。
なお破線で示した領域２０は図示した同一断面に
ないことを示している。次に第２図ｆに示したよ
うに、第２段目のMOSFET用ゲート酸化膜２１
を堆積し、パターンエツチングする。その上に電
極および配線等に用いる金属２２を蒸着させ、ソ
ース，ドレイン用電極ゲート電極、および配線等
のパターニングを行ない素子を形成する。
Si薄膜１７およびオーミツク接触用のｎ型ａ―Si
薄膜１８を順に堆積させｎ型ａ―Si薄膜１８のみ
を、MOSFET用のソースドレイン電極用として
パターン出しする（第２図ｅ）。第２段のａ―Si
薄膜１７，１８を堆積させる際、基板温度は第１
段のａ―Si薄膜の堆積時に比べ低めにしておく方
が良い。すなわち第１段、第２段の活性層を同一
温度すると第１段ａ―Si薄膜中の水素が脱離し、
特性が劣化する危険性があるためである。本実施
例では第１段の活性層を300℃、第２段の活性層
を250℃で堆積させた。領域１９はａ―Si薄膜中
に拡散し易い金属１６がａ―Si薄膜中を拡散した
領域であり、これが立体配線となるものである。
なお破線で示した領域２０は図示した同一断面に
ないことを示している。次に第２図ｆに示したよ
うに、第２段目のMOSFET用ゲート酸化膜２１
を堆積し、パターンエツチングする。その上に電
極および配線等に用いる金属２２を蒸着させ、ソ
ース，ドレイン用電極ゲート電極、および配線等
のパターニングを行ない素子を形成する。
第３図は本実施例における素子の完成断面図で
ある。これは第４図に示す回路図と等価な回路を
構成している。すなわち、第４図はMOSFET3個
１組のメモリ２組を並べた回路であり、第３図は
メモリを２段に重ね占有面積を約半分にしたもの
である。第３図および第４図の示す数字は同一の
構成要素を示している。すなわち３１は第１メモ
リ、３２は第２メモリ、３３はデータ送信用線
路、３４は第１メモリ３１の読み出し信号送信用
線路、３５は第１メモリ３１の書き込み信号送信
用線路、３６は第２メモリ３２の読み出し信号送
信用線路、３７は第２メモリ３２の書き込み信号
送信用線路である。
ある。これは第４図に示す回路図と等価な回路を
構成している。すなわち、第４図はMOSFET3個
１組のメモリ２組を並べた回路であり、第３図は
メモリを２段に重ね占有面積を約半分にしたもの
である。第３図および第４図の示す数字は同一の
構成要素を示している。すなわち３１は第１メモ
リ、３２は第２メモリ、３３はデータ送信用線
路、３４は第１メモリ３１の読み出し信号送信用
線路、３５は第１メモリ３１の書き込み信号送信
用線路、３６は第２メモリ３２の読み出し信号送
信用線路、３７は第２メモリ３２の書き込み信号
送信用線路である。
第１メモリ３１中の３個のMOSFET４１，４
２，４３は、それぞれ、データ線３３からのデー
タを書き込み線３５の信号によつてデータを書き
込ませるトランジスタ，メモリさせるトランジス
タ，読み出し線３４の信号によつてデータを読み
出すトランジスタである。第２メモリ３２中の３
個のMOSFET４４，４５，４６も第１メモリ３
１中のトランジスタ４１，４２，４３と同一の動
作を行なう。時分割された読み出し、書き込み信
号によつてデータを処理し、メモリ素子として動
作できる。
２，４３は、それぞれ、データ線３３からのデー
タを書き込み線３５の信号によつてデータを書き
込ませるトランジスタ，メモリさせるトランジス
タ，読み出し線３４の信号によつてデータを読み
出すトランジスタである。第２メモリ３２中の３
個のMOSFET４４，４５，４６も第１メモリ３
１中のトランジスタ４１，４２，４３と同一の動
作を行なう。時分割された読み出し、書き込み信
号によつてデータを処理し、メモリ素子として動
作できる。
本実施例ではMOSFETによる回路の製造方法
を示したがPinダイオード等他の素子を用いた回
路作成も実現可能であるのは言うまでもない。さ
らに本実施例では２段重ねの回路を示したが何段
積み重ねても論理的に可能であるのは明らかであ
る。
を示したがPinダイオード等他の素子を用いた回
路作成も実現可能であるのは言うまでもない。さ
らに本実施例では２段重ねの回路を示したが何段
積み重ねても論理的に可能であるのは明らかであ
る。
以上述べたように、本発明による集積型薄膜素
子の製造方法は、導体薄膜を用い、半導体薄膜の
堆積前に導電体を蒸着し配線用にパターニングし
ておくだけで、薄膜堆積後に立体配線が完成する
という極めて簡単な方法で立体的な集積回路素子
が製造でき、工業的に非常に有意義なものであ
る。
子の製造方法は、導体薄膜を用い、半導体薄膜の
堆積前に導電体を蒸着し配線用にパターニングし
ておくだけで、薄膜堆積後に立体配線が完成する
という極めて簡単な方法で立体的な集積回路素子
が製造でき、工業的に非常に有意義なものであ
る。
第１図ａ〜ｃは本発明による集積型薄膜素子の
製造方法の原理を説明するための工程図、第２図
ａ〜ｆは本発明の一実施例に係る集積型薄膜素子
の製造方法を説明するための薄膜素子の要部断面
図、第３図は第２図ａ〜ｆに示す方法により製造
された本発明の一実施例における集積型薄膜素子
の要部断面図、第４図は第３図に示す集積型薄膜
素子の等価回路図である。 １，１１……基板、２……電極、３……半導体
薄膜、１２，１７……ｉ型半導体薄膜、１３，１
８……ｎ型半導体薄膜、１４，２１……ゲート酸
化膜、１６……半導体薄膜中に拡散しやすい金
属。
製造方法の原理を説明するための工程図、第２図
ａ〜ｆは本発明の一実施例に係る集積型薄膜素子
の製造方法を説明するための薄膜素子の要部断面
図、第３図は第２図ａ〜ｆに示す方法により製造
された本発明の一実施例における集積型薄膜素子
の要部断面図、第４図は第３図に示す集積型薄膜
素子の等価回路図である。 １，１１……基板、２……電極、３……半導体
薄膜、１２，１７……ｉ型半導体薄膜、１３，１
８……ｎ型半導体薄膜、１４，２１……ゲート酸
化膜、１６……半導体薄膜中に拡散しやすい金
属。
Claims (1)
- １ 半導体層に第１の素子を形成する工程、前記
第１の素子の電極上に非晶質半導体薄膜に拡散し
やすい金属を選択的に形成する工程、前記第１の
素子上に非晶質半導体薄膜を形成すると共に、前
記薄膜形成前に選択的に配された前記金属が、前
記薄膜形成中に、形成と同時に自由空間側へ拡散
してなる導電層を形成する工程、および前記非晶
質半導体薄膜に前記第１の素子と少なくとも一部
分が対向するように電極を有する第２の素子を形
成し、前記導電層を介して前記第１の素子と第２
の素子を電気的に接続する工程を備えてなる集積
型薄膜素子の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152734A JPS5853859A (ja) | 1981-09-26 | 1981-09-26 | 集積型薄膜素子の製造方法 |
| GB08226037A GB2108755B (en) | 1981-09-26 | 1982-09-13 | Thin film devices having diffused interconnections |
| DE19823234925 DE3234925A1 (de) | 1981-09-26 | 1982-09-21 | Duennschichtvorrichtung und verfahren zu deren herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152734A JPS5853859A (ja) | 1981-09-26 | 1981-09-26 | 集積型薄膜素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5853859A JPS5853859A (ja) | 1983-03-30 |
| JPS6257259B2 true JPS6257259B2 (ja) | 1987-11-30 |
Family
ID=15546989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56152734A Granted JPS5853859A (ja) | 1981-09-26 | 1981-09-26 | 集積型薄膜素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853859A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5554438A (en) * | 1978-10-17 | 1980-04-21 | Matsushita Electronics Corp | Pinhole detecting method for chemical vapor-deposition film |
| JPS60130160A (ja) * | 1983-12-19 | 1985-07-11 | Hitachi Ltd | 半導体記憶装置 |
| JPS62165971A (ja) * | 1986-01-17 | 1987-07-22 | Sharp Corp | ダイナミツク型半導体記憶素子 |
| WO2011102233A1 (en) * | 2010-02-19 | 2011-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101840797B1 (ko) * | 2010-03-19 | 2018-03-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 메모리 장치 |
| JP6023453B2 (ja) * | 2011-04-15 | 2016-11-09 | 株式会社半導体エネルギー研究所 | 記憶装置 |
| JP6607681B2 (ja) | 2014-03-07 | 2019-11-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2450902A1 (de) * | 1973-10-30 | 1975-05-07 | Gen Electric | Elektrische durchfuehrungsleiter in halbleitervorrichtungen |
| JPS648468B2 (ja) * | 1974-09-09 | 1989-02-14 | Fujitsu Ltd |
-
1981
- 1981-09-26 JP JP56152734A patent/JPS5853859A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5853859A (ja) | 1983-03-30 |
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