JPH01270427A

JPH01270427A - 伝送路切替方式

Info

Publication number: JPH01270427A
Application number: JP63099189A
Authority: JP
Inventors: Hideo Tatsuno; 秀雄龍野; Ikuo Tokizawa; 鴇沢　郁男; Nobuyuki Tokura; 戸倉　信之
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1988-04-21
Filing date: 1988-04-21
Publication date: 1989-10-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は時分割多重ディジタル伝送に利用する。

特に、セルを単位とする情報列を伝送する現用伝送路を
予備用伝送路に切り替える伝送路切替方式に関する。本
発明は光フアイバ通信装置に利用するに適する。

〔従来の技術〕

第７図は従来例ディジタル伝送装置のブロック構成図で
ある。

送信側装置１０では、多重化変換装置７０によりディジ
タル情報列を多重化し、伝送路切替スイッチ１３および
インクフェース回路１４を介して現用伝送路１６に送出
する。

受信側装置１９では、現用伝送路１６の信号をインタフ
ェース回路２０で受は取り、伝送路切替スイッチ４４を
介して多重分離装置７１に供給する。多重分離装置７１
は、多重化された情報列を分離する。

現用伝送路１６において線路や伝送装置が故障した場合
、保守のために動作を停止させる必要がある場合、故障
箇所を修理した後に切り戻す場合等には、伝送路切替ス
イッチ１３および４４により、現用伝送路１６を予備用
伝送路１７に切り替える。

〔発明が解決しようとする問題点〕

しかし、従来の伝送路切替方式では、現用伝送路１６か
ら予備用伝送路１７への切替を主信号とは無関係に行っ
ていた。このため、現用伝送路１６と予備用伝送路１７
との間の遅延差を吸収することができず、切替時に瞬断
が生じ、主信号の欠落や重複その他により同期がはずれ
、正常な伝送状態を維持できなくなる欠点があった。特
に、高速の光フアイバ通信装置では、現用伝送路と予備
用伝送路との間にフレーム長またはセル長以上の伝搬時
間差があり、現用予備の切替時にフレームやセルの脱落
または重複が発生する可能性がある。これは実質的に伝
送路の瞬断となる。例えば数百！Ｊ　ｂ／　ｓ以上の基
幹伝送路では、伝送路切替時に非常に短時間の瞬断があ
っただけでも、下吹群の装置および端末のすべてに大き
く影響し、伝送品質が劣化する欠点があった。

本発明は、以上の問題点を解決し、伝送路切替時の瞬断
をなくし、常に正常な伝送状態を維持できる伝送路切替
方式を提供することを目的とする。

〔問題点を解決するための手段〕

本発明の伝送路切替方式は、送信側装置に、現用伝送路
の情報列を分岐して予備用伝送路に並列伝送させる手段
を備え、受信側装置に、予備用伝送路から受信した情報
列のセル位相を現用伝送路から受信した情報列のセル位
相に一致させるエラスティックストアメモリを含むセル
位相同期手段と、このセル位相同期手段の出力する二つ
の情報列の内容を比較し、これらの情報列の遅延差をセ
ル単位で測定する手段と、この測定する手段の出力が予
備用伝送路の遅延量が現用伝送路の遅延量より大きいこ
とを示しているときに、二つの情報列の一方について、
その遅延差に相当する個数のセルを空セルに置換する手
段と、測定する手段の出力が予備用伝送路の遅延量が現
用伝送路の遅延量より小さいことを示しているときに、
予備用伝送路から受信した情報列をセル単位で遅延させ
る手段とを備え、送信側装置と受信側装置との双方に、
現用伝送路の情報列から上記空セルを除いた部分の内容
が予備伝送路に切り替えたときに欠落も重複もしない状
態を検出してから現用伝送路を切り離す手段を備えたこ
とを特徴とする。

測定する手段は、二つの情報列のすべてのビットを比較
してもよいが、−以上の任意側を比較することもできる
。

〔作　用〕

現用伝送路と予備用伝送路とに同一の情報を伝送させ、
受信側でそのセル位相を同期させる。その後に、そのま
ま現用伝送路から予備用伝送路に切り替えるとセルの重
複が生じる場合にはその分のセルを空セルに置換し、欠
落が生じる場合には、予備用伝送路から受信した情報を
遅延させて欠落が生じないようにする。これにより、伝
送路切替時の瞬断をなくすことができる。受信した情報
を遅延させた場合には、伝送路を切り替えた後、空セル
が到来したときにそのセルを破棄することにより、遅延
量を最小の値まで除々に減少させることができる。

〔実施例〕

第１図は本発明実施例ディジタル伝送装置のブロック構
成図である。この実施例は、光フアイバ伝送路を用いた
セル多重伝送装置に本発明を実施したものである。

この装置は、一定長のディジタル情報にその宛先を表示
するビットが付加されたセルを単位とする情報列をそれ
ぞれ伝送する現用伝送路１６ａ〜１６ｄおよび予備用伝
送路１７を切り替えるため、送信側装置１０に、現用伝
送路１６ａ−１６６のいずれか、例えば現用伝送路１６
ｄの情報列を分岐して予備用伝送路１７に並列伝送させ
る伝送路切替スイッチ１３を備え、受信側装置１９に、
予備用伝送路１７から受信した情報列のセル位相を現用
伝送路から受信した情報列のセル位相に一致させるセル
位相同期手段、すなわちインタフェース回路２０、セル
同期回路２３、エラスティックストアメモリ２６および
局クロック源２９と、エラスティックストアメモリ２６
の出力する二つの情報列の内容を比較し、これらの情報
列の遅延差をセル単位で測定する手段、すなわち切替ス
イッチ３０、可変遅延回路３２、排他的論理和回路３３
および制御回路３５と、この測定する手段の出力が予備
用伝送路１７の遅延量が現用伝送路の遅延量より大きい
ことを示しているときに、二つの情報列の一方について
、その遅延差に相当する個数のセルを空セルに置換する
手段、すなわち空セル発生回路４３および伝送路切替ス
イッチ４４と、測定する手段の出力が予備用伝送路１７
の遅延量が現用伝送路の遅延量より小さいことを示して
いるときに、予備用伝送路１７から受信した情報列をセ
ル単位で遅延させる可変遅延メモリ４２とを備え、送信
側装置１０と受信側装置１９との双方に、現用伝送路の
情報列から上記空セルを除いた部分の内容が予備伝送路
１７に切り替えたときに欠落も重複もしない状態を検出
してから現用伝送路を切り離す手段、すなわち送信側装
置１０に配置された伝送路切替スイッチ１３および制御
回路１５と、受信側装置１９に配置された制御回路３５
．３６および伝送路切替スイッチ４４と、制御回路１５
と制御回路３６とを接続するデータリンク１８とを備え
る。

送信側装置１０にはさらに、クロスコネクトスイッチ１
１、セル同期バタン挿入回路１２およびインタフェース
回路１４を備える。受信側装置１９にはさらに、クロス
コネクトスイッチ１１を備える。

この実施例では、任意の現用伝送路１６ａ〜１６ｄから
予備用伝送路１７に、また、使用されていない現用伝送
路がある場合にはその伝送路を予備伝送路として、他の
伝送路から無瞬断で切り替えることができる。この選択
は、制御回路３５からの制御信号３１により、切替スイ
ッチ３０を操作することにより行われる。ここでは、現
用伝送路１６ｄから予備用伝送路１７への切替を例に説
明する。

セル同期バタン挿入回路１２は、クロスコネクトスイッ
チ１１の出力の空セルにセル同期バタンを挿入する。こ
のとき、ある一定のセル数を越えても空セルが到来しな
い場合には、強制的にセル同期バタンを挿入する。伝送
路切替スイッチ１３は、制御回路１５の制御により、現
用伝送路１６ｄの情報列を予備用伝送路１７に分岐し、
これらの伝送路に同一情報を並列伝送させる。インタフ
ェース回路１４は、伝送路切替スイッチ１３からの情報
列を電気光変換し、対応する伝送路に送出する。

インタフェース回路２０は、各伝送路毎に光信号を電気
信号に変換し、ビット同期をとってクロック２１ｄ　、
　２２を再生する。セル同期回路２３は、インタフェー
ス２０の受信情報列およびクロック２１ｄ１２２を用い
て、それぞれセル位相パルス２４ｄ、２５を再生する。

エラスティックストアメモリ２６は、セル位相パルス２
４ｄ、２５の位相を基準として、クロック２１ｄ　、２
２によりそれぞれ受信情報列を記憶する。エラスティッ
クストアメモリ２６の記憶情報は、局りロフク源２９か
ら供給される局セル位を目パルス２８の位相を基準とし
て、同じく局クロック源２９から供給される局クロック
２７により読み出される。

これにより、現用伝送路１６ｄ　と予備用伝送路１７と
の間の受信情報列のセル位相が一致する。

切替スイッチ３０は、制御回路３５からの制御信号３１
により、現用伝送路１６ｄと予備用伝送路１７との受信
情報列のみを可変遅延回路３２に引込むように接続され
る。この可変遅延回路３２の出力は排他的論理和回路３
３に供給される。制御回路３５は、排他的論理和回路３
３の出力を参照しながら、制御信号３７．３８により可
変遅延回路３２の遅延量を変化させ、排他的論理和回路
３３の出力が常時「０」になるように制御する。

すなわち、一方の可変遅延回路３２の遅延量を最低とし
、他方の可変遅延回路３２の遅延量をセル単位で増加さ
せて、排他的論理和回路３３の入力が常時同一ビット符
号となるように、すなわち排他的論理和回路３３の出力
が常時「０」となるように制御する。上記他方の可変遅
延回路３２の遅延量が最大となっても排他的論理和回路
３３の出力が常時「０」とならない場合には、上記他方
の可変遅延回路３２の遅延量を最小とし、上記一方の可
変遅延回路３２の遅延量を同様に増加させる。

このようにして制御回路３５は、排他的論理和回路３３
の出力が常時「０」となったとき、双方の可変遅延回路
３２の遅延量の差（セル単位）により、どちらの伝送路
の情報列が他方の伝送路より何セル分遅れているかを判
定できる。

空セル判定回路３９は、エラスティックストアメモリ２
６からの受信情報列から空セルを検出し、空セル検出信
号４０ｄ　、　４１を可変遅延メモリ４２に送出する。

この空セル判定回路３９では、各受信情報列に対して、
空セル判定に必要な一定の遅延が生じる。

可変遅延メモリ４２は、通常は遅延量が最小となるよう
に設定されており、制御信号４５ｄ　、　４６によりセ
ル単位で遅延量を変えることができる。また、制御信号
４５ｄ　、　４６により、空セル検出信号４０ｄ　。

４１が入力された場合には空セルを記憶しないようにす
ることもできる。

空セル発生回路４３は、可変遅延メモリ４２の出力とセ
ル位相が一致するように、常に空セルを出力する。

伝送路切替スイッチ４４は、制御回路３５からの制御信
号４７により、現用側の可変遅延メモリ４２の出力と、
予備用側の可変遅延メモリ４２の出力と、空セル発生回
路４３の出力とを選択してクロスコネクトスイッチ１１
に供給する。

すなわち、制御回路３５は、現用伝送路１６ｄの情報列
より予備用伝送路１７の情報列が遅れていた場合には、
任意のセルの変化点で、現用の可変遅延メモリ４２の出
力信号路（ａ）から空セル発生回路４３の出力信号路（
Ｃ）に高速に切り替える。さらに、伝送路間の情報列の
遅延差分の空セルをクロスコネクトスイッチ１１に送出
した後に、出力信号路（Ｃ）から予備用の可変遅延メモ
リ４２の出力信号路ら）に高速に切り替える。

また、現用伝送路１６ｄの情報列が予備用伝送路１７よ
り遅れていた場合には、制御信号４６によりその遅延差
分だけ予備側の可変遅延メモリ４２に遅延を加え、制御
信号４７により伝送路切替スイッチ４４を制御し、任意
のビット位置で、現用の可変遅延メモリ４２の出力信号
路（ａ）から予備用の可変遅延メモリ４２の出力信号路
ら）に高速に切り替える。

現用伝送路１６ｄと予備用伝送路１７との間に伝送遅延
差がなければ、任意のピット位置で直接に信号路（ａ）
から信号路ら）に高速に切り替える。

この切替を行った後に、制御回路３５は、制御回路３６
に伝送路切替完了信号を送出する。制御回路３６はデー
タリンク４２を介して伝送路切替信号を制御回路１５に
伝える。制御回路１５は、この信号により、伝送路切替
スイッチ１３を制御して現用伝送路１６ｄを切り離す。

これにより、伝送路切替が完了する。

予備側の可変遅延メモリ４２の遅延量を増加させた場合
には、制御回路３５からの制御信号４６によりこの可変
遅延メモリ４２を制御し、遅延量が最小となるまで、空
セル検出信号４１があるときに可変遅延メモリ４２への
書込みを禁止する。この可変遅延メモリ４２の読出し側
は、常に読出しを行っているので、情報遅延は除々に小
さくなる。

第２図は情報列のフォーマットを示す。

この情報列は主情報セルおよび同期セルにより構成され
る。主情報セルは、宛先を示す論理チャネル番号ＬＣＮ
と、クロスコネクトスイッチにおいて出方路を選択する
ためのルーＨｌｋ別子を含む領域Ｖと、主情報Ｉとによ
り構成される。論理チャネル番号Ｌ　ＣＮと領域Ｖとが
ヘッダＨを構成する。同期セルは、同期ビット列Ｆと、
監視情報その他を含む領域Ｓとにより構成される。各セ
ルは同一ビット長である。

空セルは、送信側で同期セルに置換されるため、伝送路
上の情報列には存在しない。ただし、空セル内の空セル
識別用ビット列と同期セルの同期ビット列Ｆとは同一バ
タンであり、空セル判定回路３９では同期セルを空セル
として検出する。

可変遅延回路３２では、主情報セルの主情報■に含まれ
る一以上任意個のピッ）Ｄおよびそれと同じビット位置
の同期セル内のピッ）Ｄを取り込む。

ただし、取り込むピッ）Ｄの位置は、各セルの同一ビッ
ト位置であることが必要である。主情報Ｉ内のすべての
ビットを取り込むこともできる。

この実施例では、可変遅延メモリ４２の前段に空セル判
定回路３９を配置し、空セル検出信号により、可変遅延
メモリ４２への空セルの書込みを禁止して遅延を減少さ
せる構成とした。これに対して、可変遅延メモリ４２の
読出し時に空セルを読みとばすことにより、その遅延を
減少させることもできる。

第３図ないし第５図は以上の動作原理を示す図である。

第３図および第４図は現用伝送路１６ｄより予備伝送路
１７の伝送遅延が大きい場合における現用側から予備用
側への切替を示し、第５図は現用伝送路１６ｄより予備
伝送路１７の伝送遅延が小さい場合における現用側から
予備用側への切替を示す。

これらの図において、Ａ〜Ｉは長さが等しい固定長セル
である。第３図および第４図において、（ａ）は現用伝
送路１６ｄの情報列、（ｂ）は予備用伝送路１７の情報
列について、セル位相を一致させた後の位置関係を示す
。また、（Ｃ）は伝送路切替スイッチ４４の出力を示す
。また、第５図において、（ａ）およびら）は第３図お
よび第４図と同じ情報列を示し、（Ｃ）は遅延した予備
側の情報列を示し、（ｄ）は伝送路切替スイッチ４４の
出力を示す。

第３図において、任意のセルの変化点、例えば現用伝送
路１６ｄのセルＥとセルＦとの間の点で、この現用伝送
路１６ｄを予備用伝送路１７に切り替えると、これらの
伝送路間の伝送遅延差分だけのセルの重複が生じる。そ
こで、切替直後の重複セル、例えばセルＤとセルＥとを
空セルに置換する。空セルは主情報を含まず、クロスコ
ネクトスイッチ１１で除去されるため、セル多重伝送装
置では空セルをいくら加えても問題はない。

第４図は、伝送路切替によるセルの重複を防ぐため、あ
らかじめ、現用伝送路１６ｄから受信したセル、例えば
セルＤとセルＥとを伝送路遅延差分だけ空セルに置換し
ておき、その後に伝送路を切り替える。

第３図の場合でも第４図の場合でも、現用側から予備用
側に切り替える前に、出力として伝送遅延差分の空セル
を送出する。

第５図は、予備用伝送路１７の情報列が現用伝送路１６
ｄの情報列より進んでいるため、これらの伝送路間の伝
送遅延差分、例えば２セル分の情報を遅らせ、この後に
現用伝送路１６ｄを予備用伝送路１７に切り替える。こ
の場合には、双方の伝送路の情報列が完全に一致してい
るため、セルの変化点で切り替える必要はなく、任意の
ビット位置で切り替えることができる。

第６図は本発明第二実施例ディジタル伝送装置のブロッ
ク構成図である。

この実施例は、現用伝送路１６ａ〜１６ｄおよび予備用
伝送路１７に対して空セル判定回路３９および可変遅延
メモリ４２を一組だけ設け、これらを選択するための切
替スイッチ４８を設け、さらに遅延調整用固定遅延回路
５０を設けたことが第一実施例と異なる。ここでは、こ
れら以外の回路についての説明は省略する。

遅延調整用固定遅延回路５０の遅延量は、空セル判定回
路３９における遅延と、可変遅延メモリ４２の最小遅延
との和に設定される。空セル発生回路４３は、遅延調整
用固定遅延回路５０の出力とセル位相が一致するように
、常に空セルを出力する。

ここで、現用伝送路１６ｄから予備用伝送路１７に切り
替える場合を例に説明する。

制御回路３５は、現用伝送路１６ｄの情報列が予備用伝
送路１７の情報列より進んでいると判断した場合には、
まず、制御信号４９により切替スイッチ４８を制御し、
予備用側の信号路について、エラスティックストアメモ
リ２６から遅延調整用固定遅延回路５０への信号路（ａ
）を設定する。

この後に制御回路３５は、制御信号４７により伝送路切
替スイッチ４４を制御し、任意のセルの変化点で、現用
側の遅延調整用固定遅延回路５０からクロスコネクトス
イッチ１１への信号路（Ｃ）について、空きセル発生回
路４３からクロスコネクトスイッチ１１への信号路（ｆ
）に高速に切り替える。この接続により、制御回路３５
で検出した二つの伝送路の情報列の遅延差分だけ、空セ
ルがクロスコネクトスイッチ１１に送出される。

さらに、この遅延差分の空セルを送出した後に、信号路
（ｆ）を予備用側の遅延調整用固定遅延回路５０からク
ロスコネクトスイッチ１１への信号路（ｄ）に高速に切
り替える。

この後に、第一実施例と同様にして、伝送路切替スイッ
チ１３により現用伝送路１６ｄを切り離すことにより、
伝送路切替が完了する。

また、現用伝送路１６ｄの情報列が予備用伝送路１７よ
り遅れていた場合には、制御信号４９により切替スイッ
チ４８を制御し、エラスティックストアメモリ２６から
空セル判定回路３９への信号路（ｂ）を設定する。そし
て、制御回路３５で検出した二つの伝送路の情報列の遅
延差分だけ、制御信号４６により可変遅延メモリ４２で
遅延させる。この後に、制御信号４７により、任意のビ
ット位置で、伝送路切替スイッチ４４を信号路（Ｃ）か
ら信号路（ｅ）に切り替える。

この後に、伝送路切替スイッチ１３により現用伝送路１
６ｄを切り離し、第一実施例と同様にして可変遅延メモ
リ４２の遅延量を最小にする。これにより、遅延調整用
固定遅延回路５０の遅延量と、空セル判定回路３９と可
変遅延メモリ４２の遅延量の和とが等しくなる。

次に、切替スイッチ４８において、信号路（５）を接続
したまま信号路（ａ）を接続し、最初の情報列が遅延調
整用固定遅延回路５０を通過した後に、任意のビット位
置で、伝送路切替スイッチ４４の信号路（ｅ）を信号路
（ｄ）に高速に切り替える。この切替の後に、切替スイ
ッチ４８において信号路ら）を開放する。したがって、
他の伝送路に切り替える場合にも共通の空セル判定回路
３９および可変遅延メモリ４２を使用できる。

以上の動作により伝送路切替が完了する。

現用伝送路１６ｄと予備用伝送路１７との間に遅延差が
ない場合には、切替スイッチ４８で信号路（ａ）を接続
した後に、任意のビット位置で、伝送路切替スイッチ４
４を信号路（Ｃ）から直接に信号路（ｄ）に切り替える
。

〔発明の効果〕

以上説明したように、本発明の伝送路切替方式は、その
まま現用伝送路から予備用伝送路に切り替えるとセルの
重複が生じる場合にはその分のセルを空セルに置換し、
欠落が生じる場合には予備用伝送路から受信した情報を
遅延させて欠落が生じないようにする。こ、れにより、
現用伝送路から予備用伝送路に無瞬断で伝送路を切り替
えることができる。したがって、瞬断による伝送品質の
劣化を防止できる効果がある。

【図面の簡単な説明】

第１図は本発明第一実施例ディジタル伝送装置のブロッ
ク構成図。第２図は情報列のフォーマットを示す図。第３図は動作原理を示す図。第４図は動作原理を示す図。第５図は動作原理を示す図。第６図は本発明第二実施例ディジタル伝送装置のブロッ
ク構成図。第７図は従来例ディジタル伝送装置のブロック構成図。１０・・・送信側装置、１１・・・クロスコネクトスイ
ッチ、１２・・・セル同期バタン挿入回路、１３・・・
伝送路切替スイッチ、１４．２０・・・インタフェース
回路、１５．３５．３６・・・制御回路、１８・・・デ
ータリンク、１９・・・受信側装置、２３・・・セル同
期回路、２６・・・エラスティックストアメモリ、２９
・・・局クロック源、３０・・・切替スイッチ、３２・
・・可変遅延回路、３３・・・排他的論理和回路、３９
・・・空セル判定回路、４２・・・可変遅延メモリ、４
３・・・空セル発生回路、４４・・・伝送路切替スイッ
チ、４８・・・切替スイッチ、５０・・・遅延調整用固
定遅延回路、７０・・・多重化変換装置、７１・・・多
重分離装置。特許出願人　日本電信電話株式会社。代理人　弁理士　井　出　直　孝（。

Claims

【特許請求の範囲】１、一定長のディジタル情報にその宛先を表示するビッ
トが付加されたセルを単位とする情報列をそれぞれ伝送
する現用伝送路および予備用伝送路の切替手段を備えた
伝送路切替方式において、送信側装置に、上記現用伝送
路の情報列を分岐して上記予備用伝送路に並列伝送させ
る手段を備え、受信側装置に、上記予備用伝送路から受信した情報列のセル位相を上記
現用伝送路から受信した情報列のセル位相に一致させる
エラスティックストアメモリを含むセル位相同期手段と
、このセル位相同期手段の出力する二つの情報列の内容を
比較し、これらの情報列の遅延差をセル単位で測定する
手段と、この測定する手段の出力が上記予備用伝送路の遅延量が
上記現用伝送路の遅延量より大きいことを示していると
きに、上記二つの情報列の一方について、その遅延差に
相当する個数のセルを空セルに置換する手段と、上記測定する手段の出力が上記予備用伝送路の遅延量が
上記現用伝送路の遅延量より小さいことを示していると
きに、上記予備用伝送路から受信した情報列をセル単位
で遅延させる手段とを備え、上記送信側装置と上記受信側装置との双方に、上記現用
伝送路の情報列から上記空セルを除いた部分の内容が上
記予備伝送路に切り替えたときに欠落も重複もしない状
態を検出してから上記現用伝送路を切り離す手段を備え
たことを特徴とする伝送路切替方式。