JPH01270683A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01270683A JPH01270683A JP63100510A JP10051088A JPH01270683A JP H01270683 A JPH01270683 A JP H01270683A JP 63100510 A JP63100510 A JP 63100510A JP 10051088 A JP10051088 A JP 10051088A JP H01270683 A JPH01270683 A JP H01270683A
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- clock
- circuit
- scan path
- test
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318558—Addressing or selecting of subparts of the device under test
-
- G—PHYSICS
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- G01R31/318552—Clock circuits details
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、論理テストがなされるべき複数の被テスト
回路を含む半導体集積回路に関する。
回路を含む半導体集積回路に関する。
［従来の技術］
第５図は、論理テストがなされるべき被テスト回路を含
む従来の半導体集積回路を示すプロ・ツク図である。
む従来の半導体集積回路を示すプロ・ツク図である。
第５図を参照して、この半導体集積回路２０は、被テス
ト回路として複数の回路プロ・ツク２ａないし２ｎを含
む。各回路ブロック２ａないし２ｎは、パラレル入力端
子およびパラレル出力端子を備え、各々の端子かスキャ
ンパス１に接続される。各回路ブロックの入力側に接続
されたスキャンパス］は、シリアル入力端子４からテス
トデータ信号Ｓｔを受けるように接続され、出力側に接
続されているスキャンパス１は、テスト結果を示ずデー
タ信号Ｓｏをシリアル出力端子８に与えるように接続さ
れる。
ト回路として複数の回路プロ・ツク２ａないし２ｎを含
む。各回路ブロック２ａないし２ｎは、パラレル入力端
子およびパラレル出力端子を備え、各々の端子かスキャ
ンパス１に接続される。各回路ブロックの入力側に接続
されたスキャンパス］は、シリアル入力端子４からテス
トデータ信号Ｓｔを受けるように接続され、出力側に接
続されているスキャンパス１は、テスト結果を示ずデー
タ信号Ｓｏをシリアル出力端子８に与えるように接続さ
れる。
クロック信号φ１、φ２Ａ、φ２Ｂおよびφ２；４は、
クロック入力端子５．６ａ、６ｂおよび６ｎを介して与
えられる。回路ブロック２ａに接続されたスキャンパス
１は、クロック信号φ、およびφ２Ａを受けるように接
続される。回路ブロック２ｂに接続されたスキャンパス
１は、クロック信号φ１およびφ２Ｂを受けるように接
続される。
クロック入力端子５．６ａ、６ｂおよび６ｎを介して与
えられる。回路ブロック２ａに接続されたスキャンパス
１は、クロック信号φ、およびφ２Ａを受けるように接
続される。回路ブロック２ｂに接続されたスキャンパス
１は、クロック信号φ１およびφ２Ｂを受けるように接
続される。
回路ブロック２ｎに接続されたスキャンパス１は、クロ
ック信号φ１およびφ２Ｎを受けるように接続される。
ック信号φ１およびφ２Ｎを受けるように接続される。
また、この図の例では、回路ブロック２ａの出力側に接
続されたスキャンパス１と、回路ブロック２ｂの入力側
に接続されたスキャンパス１との間に、Ｎチャネルトラ
ンジスタ３が接続される。
続されたスキャンパス１と、回路ブロック２ｂの入力側
に接続されたスキャンパス１との間に、Ｎチャネルトラ
ンジスタ３が接続される。
このトランジスタ３のゲートは、テストモードを示すテ
ストモード信号ＴＭをテストモード制御端子７を介して
外部から受けるように接続される。
ストモード信号ＴＭをテストモード制御端子７を介して
外部から受けるように接続される。
このトランジスタ３は、テストモードにおいてオフする
よう制御される。
よう制御される。
次に、動作について説明する。
各回路ブロック２ａないし２ｎは、各々入出力端子にス
キャンパス１が接続されているので、他の回路フロック
とは独立してテストを行なうことができる。
キャンパス１が接続されているので、他の回路フロック
とは独立してテストを行なうことができる。
テストモードにおいて、たとえば、回路ブロック２ａの
テストを行なう場合について説明する。
テストを行なう場合について説明する。
まず、テスト用のテス］・データ（ドライブデータ）信
号Ｓｔをシリアル入力端子４を介して入力端のスキャン
パス１にシリアル入力し、回路ブロック２ａにパラレル
データとして与える。回路ブロック２ａは、このテスト
データを受けて論理動作を行ない、テスト結果を示すパ
ラレルデータを出力側のスキャンパスコに出力する。出
力側のスキャンパス］は、このテスト結果を受け、これ
をシリアルデータに変換してシリアル出力端子８に与え
る。なお、他の回路ブロック２ｂないし２ｎについても
同様にテストか行なえる。
号Ｓｔをシリアル入力端子４を介して入力端のスキャン
パス１にシリアル入力し、回路ブロック２ａにパラレル
データとして与える。回路ブロック２ａは、このテスト
データを受けて論理動作を行ない、テスト結果を示すパ
ラレルデータを出力側のスキャンパスコに出力する。出
力側のスキャンパス］は、このテスト結果を受け、これ
をシリアルデータに変換してシリアル出力端子８に与え
る。なお、他の回路ブロック２ｂないし２ｎについても
同様にテストか行なえる。
次に、通常の動作モードにおいて、高レベルのテストモ
ード信号ＴＭがトランジスタ３のゲートに与えられ、ト
ランジスタ３かオンする。これにより、回路ブロック２
ａからの１つの出力信号が回路ブロック２ｂに与えられ
る。このように、所定の回路ブロック間が接続されるこ
とにより、この半導体集積回路の所望の動作が行なわれ
る。
ード信号ＴＭがトランジスタ３のゲートに与えられ、ト
ランジスタ３かオンする。これにより、回路ブロック２
ａからの１つの出力信号が回路ブロック２ｂに与えられ
る。このように、所定の回路ブロック間が接続されるこ
とにより、この半導体集積回路の所望の動作が行なわれ
る。
第６図は、第５図に示されたスキャンパスにおいて使用
されるシフシトレジスタの例を示す回路図である。
されるシフシトレジスタの例を示す回路図である。
第６図を参照して、このシフトレジスタは、入力端子４
］と出力端子８１の間に、Ｎチャネルトランジスタ３コ
と、インバータ９コおよび９２により構成されるマスタ
ラッチ回路と、Ｎチャネルトランジスタ３２と、インバ
ータ９３および９４により構成されるスレーブラッチ回
路とか直列に接続されている。マスクおよびスレーブラ
ッチ回路は、各々ドライブ能力の異なる２つのインバー
タ９１および９２または９３および９４により構成され
たレシオ型ラッチ回路である。レシオ型ラッチ回路では
、ドライブ能力の大きなインバータの入力をラッチ回路
の入力とし、ドライブ能力の小さいインバータの入力を
ラッチ回路の出力に接続する。レシオ型ラッチ回路は、
回路規模が小さく、スタティック動作が可能であるので
、ＭＯ８半導体集積回路において好んで用いられる。
］と出力端子８１の間に、Ｎチャネルトランジスタ３コ
と、インバータ９コおよび９２により構成されるマスタ
ラッチ回路と、Ｎチャネルトランジスタ３２と、インバ
ータ９３および９４により構成されるスレーブラッチ回
路とか直列に接続されている。マスクおよびスレーブラ
ッチ回路は、各々ドライブ能力の異なる２つのインバー
タ９１および９２または９３および９４により構成され
たレシオ型ラッチ回路である。レシオ型ラッチ回路では
、ドライブ能力の大きなインバータの入力をラッチ回路
の入力とし、ドライブ能力の小さいインバータの入力を
ラッチ回路の出力に接続する。レシオ型ラッチ回路は、
回路規模が小さく、スタティック動作が可能であるので
、ＭＯ８半導体集積回路において好んで用いられる。
次に、動作について説明する。
クロック信号φ、およびφ２は、互いに同時に高レベル
になることのないシフトクロック信号である。マスタラ
ッチ回路は、クロック信号φ１に応答して、シリアル入
力端子４１からのデータ信号をストアする。その後、ス
レーブラッチ回路は、クロック信号φ２に応答して、マ
スタラッチ回路にスＩ・アされたデータ信号をストアし
、シリアル出力端子８１を介して出力する。
になることのないシフトクロック信号である。マスタラ
ッチ回路は、クロック信号φ１に応答して、シリアル入
力端子４１からのデータ信号をストアする。その後、ス
レーブラッチ回路は、クロック信号φ２に応答して、マ
スタラッチ回路にスＩ・アされたデータ信号をストアし
、シリアル出力端子８１を介して出力する。
一般に、スキャンパスは、このようなシフトレジスタの
複数個の直列接続を含み、各シフトレジスタにパラレル
の入出力端子が設けられている。
複数個の直列接続を含み、各シフトレジスタにパラレル
の入出力端子が設けられている。
なお、このようなシフトレジスタは、２つのクロック信
号φ１およびφ２のうち一方が与えられたたけでは、シ
フト動作を行なわない。したがって、第５図に示される
ように、一方のクロック信号（図ではφ１）を各スキャ
ンパスに対して共通して与えることかできる。しかし、
第５図において、もし、クロック信号φ２人ないしφ２
Ｎの代わりに共通のクロック信号を与えた場合、特定の
回路ブロックのテストがなされるとき、他の回路ブロッ
クにも同じテスト用のドライブデータが与えられてしま
うので、他の回路ブロックに含まれる回路の破壊や性能
の劣化などをもたらすことがある。
号φ１およびφ２のうち一方が与えられたたけでは、シ
フト動作を行なわない。したがって、第５図に示される
ように、一方のクロック信号（図ではφ１）を各スキャ
ンパスに対して共通して与えることかできる。しかし、
第５図において、もし、クロック信号φ２人ないしφ２
Ｎの代わりに共通のクロック信号を与えた場合、特定の
回路ブロックのテストがなされるとき、他の回路ブロッ
クにも同じテスト用のドライブデータが与えられてしま
うので、他の回路ブロックに含まれる回路の破壊や性能
の劣化などをもたらすことがある。
第７図は、第５図に示されたスキャンパス間の接続部分
の詳細を示す回路図である。
の詳細を示す回路図である。
第７図を参照して、この図は、トランジスタ３の両側に
接続されたスキャンパス内にある２つのシフトレジスタ
を示す。この図における２つのシフトレジスタは、とも
に第６図に示されたものと同様の回路構成を持つ。
接続されたスキャンパス内にある２つのシフトレジスタ
を示す。この図における２つのシフトレジスタは、とも
に第６図に示されたものと同様の回路構成を持つ。
テストモードにおいて、トランジスタ３は、低レベルの
テストモード信号ＴＭに応答して、オフする。回路ブロ
ック２ａから出力されたテスト結果を示すデータ信号が
パラレル入力端子１ｏに与えられ、トランジスタ３３を
介してノードＮ１に与えられる。このデータ信号は、ク
ロック信号φ１およびφ２＾に応答してなされるシフト
動作により、シリアル出力端子８１を介してシリアルに
出力される。なお、トランジスタ３３のゲートには、ス
トローブ信号ＳＴＢが与えられる。
テストモード信号ＴＭに応答して、オフする。回路ブロ
ック２ａから出力されたテスト結果を示すデータ信号が
パラレル入力端子１ｏに与えられ、トランジスタ３３を
介してノードＮ１に与えられる。このデータ信号は、ク
ロック信号φ１およびφ２＾に応答してなされるシフト
動作により、シリアル出力端子８１を介してシリアルに
出力される。なお、トランジスタ３３のゲートには、ス
トローブ信号ＳＴＢが与えられる。
一方、回路ブロック２ｂは、パラレル出力端子１１に接
続されており、クロック信号φ１およびφ２已に応答し
て入力されたシリアルのテスト用ドライブデータをこの
端子１１を介して受ける。
続されており、クロック信号φ１およびφ２已に応答し
て入力されたシリアルのテスト用ドライブデータをこの
端子１１を介して受ける。
通常の動作モードにおいて、トランジスタ３は、高レベ
ルのテストモード信号ＴＭに応答して、オンする。また
、ｌ−ランジスタ３３も、高レベルのストローブ信号Ｓ
ＴＢに応答して、オンする。したかって、パラレル入力
端子］０とパラレル出力端子１１間が２つのラッチ回路
を介して接続される。これにより、２つの回路ブロック
２ａおよび２ｂ間で、所望の回路接続がなされる。但し
、このとき、この回路接続に悪影響を与えないようにク
ロック信号を与える必要がある。すなわち、クロック信
号φ１、φ２Ａおよびφ２８を低レベルに設定する必要
がある。
ルのテストモード信号ＴＭに応答して、オンする。また
、ｌ−ランジスタ３３も、高レベルのストローブ信号Ｓ
ＴＢに応答して、オンする。したかって、パラレル入力
端子］０とパラレル出力端子１１間が２つのラッチ回路
を介して接続される。これにより、２つの回路ブロック
２ａおよび２ｂ間で、所望の回路接続がなされる。但し
、このとき、この回路接続に悪影響を与えないようにク
ロック信号を与える必要がある。すなわち、クロック信
号φ１、φ２Ａおよびφ２８を低レベルに設定する必要
がある。
［発明が解決しようとする課題］
第５図に示したような従来の半導体集積回路２０では、
論理テストかなされるべき被テスト回路ブロック２ａな
いし２ｎが多く存在する場合、これに比例して多くのス
キャンパス１を設ける必要がある。したかって、これら
のスキャンパス１を駆動するのに必要なりロック信号φ
２Ａないしφ２Ｎの数も増加し、外部からそれらの信号
を与えるために、数多くのクロック入力端子６ａないし
６ｎを設ける必要がある。これにより、パッケージ等が
大きくなり、安価な半導体集積回路が得られないという
課題があった。
論理テストかなされるべき被テスト回路ブロック２ａな
いし２ｎが多く存在する場合、これに比例して多くのス
キャンパス１を設ける必要がある。したかって、これら
のスキャンパス１を駆動するのに必要なりロック信号φ
２Ａないしφ２Ｎの数も増加し、外部からそれらの信号
を与えるために、数多くのクロック入力端子６ａないし
６ｎを設ける必要がある。これにより、パッケージ等が
大きくなり、安価な半導体集積回路が得られないという
課題があった。
この発明は、上記のような課題を解決するためになされ
たもので、論理テストかなされるべき被テスト回路の数
が増加して、これらをテストするために必要なりロック
信号が増えても、これらのクロック信号を外部から受け
るための端子を増やす必要のない半導体集積回路を得る
ことを目的とする。
たもので、論理テストかなされるべき被テスト回路の数
が増加して、これらをテストするために必要なりロック
信号が増えても、これらのクロック信号を外部から受け
るための端子を増やす必要のない半導体集積回路を得る
ことを目的とする。
［課題を解決するための手段］
この発明に係る半導体集積回路は、論理テストがなされ
るべき複数の被テスト回路と、複数の被テスト回路の各
々に接続され外部から与えられたクロック信号に応答し
て外部から与えられたテスト信号を各々が接続されてい
る被テスト回路に与える複数のシフトレジスタ手段と、
クロック信号を複数のシフトレジスタ手段のうちのいず
れに与えるのかを指定するための指定信号を外部から受
ける指定信号入力手段と、指定信号に応答して外部から
のクロック信号を指定信号が指定する複数のシフトレジ
スタ手段のうちの少なくとも１つに選択的に与えるクロ
ック信号選択供与手段とを含む。
るべき複数の被テスト回路と、複数の被テスト回路の各
々に接続され外部から与えられたクロック信号に応答し
て外部から与えられたテスト信号を各々が接続されてい
る被テスト回路に与える複数のシフトレジスタ手段と、
クロック信号を複数のシフトレジスタ手段のうちのいず
れに与えるのかを指定するための指定信号を外部から受
ける指定信号入力手段と、指定信号に応答して外部から
のクロック信号を指定信号が指定する複数のシフトレジ
スタ手段のうちの少なくとも１つに選択的に与えるクロ
ック信号選択供与手段とを含む。
［作用コ
この発明における半導体集積回路では、クロック信号選
択供与手段が、外部から与えられたクロック信号を、指
定信号が指定するシフトレジスタ手段に与える。外部か
らシフトレジスタ手段ごとにクロック信号を与える必要
かなくなるので、必要なりロック信号の数が増えてもそ
れらの信号を外部から受ける端子の数は増えない。
択供与手段が、外部から与えられたクロック信号を、指
定信号が指定するシフトレジスタ手段に与える。外部か
らシフトレジスタ手段ごとにクロック信号を与える必要
かなくなるので、必要なりロック信号の数が増えてもそ
れらの信号を外部から受ける端子の数は増えない。
［発明の実施例コ
第１図は、この発明の一実施例を示す、論理テストがな
されるべき複数の被テスト回路ブロックを含む半導体集
積回路を示すブロック図である。
されるべき複数の被テスト回路ブロックを含む半導体集
積回路を示すブロック図である。
第１図を参照し７て、この半導体集積回路２０は、第５
図に示した従来のものと比較して、シリアル入力端子４
に接続されたレジスタ１２と、レジスタコ−２の出力お
よびクロック入力端子６に接続されたＡＮＤゲート１３
とを含む。各Ａ、 Ｎ Ｄゲート１３の出力が対応する
スキャンパス］に接続される。端子５．６および１４は
、各々外部からクロック信号φ１、φ２およびφ、を受
けるためのものである。
図に示した従来のものと比較して、シリアル入力端子４
に接続されたレジスタ１２と、レジスタコ−２の出力お
よびクロック入力端子６に接続されたＡＮＤゲート１３
とを含む。各Ａ、 Ｎ Ｄゲート１３の出力が対応する
スキャンパス］に接続される。端子５．６および１４は
、各々外部からクロック信号φ１、φ２およびφ、を受
けるためのものである。
レジスタ１２は、回路ブロック２ａないし２ｎの数に対
応して設りられたシフ１−レジスタ１２ａないし１２ｎ
の直列接続を含み、互いに同時に高レベルになることの
ないクロック信号φ１およびφ３を受けるように接続さ
れる。
応して設りられたシフ１−レジスタ１２ａないし１２ｎ
の直列接続を含み、互いに同時に高レベルになることの
ないクロック信号φ１およびφ３を受けるように接続さ
れる。
動作において、まず、レジスタ１２に対し、クロック信
号φ２を与えるべきスキャンパス１の指定を行なう。す
なわち、その設定を行なうための指定信号Ｓｓがシリア
ル入力端子４に与えられ、レジスタ１２は、クロック信
号φ１およびφ、に応答して、その信号をストアする。
号φ２を与えるべきスキャンパス１の指定を行なう。す
なわち、その設定を行なうための指定信号Ｓｓがシリア
ル入力端子４に与えられ、レジスタ１２は、クロック信
号φ１およびφ、に応答して、その信号をストアする。
たとえば、回路ブロック２ａに接続されているスキャン
パス１だＵにクロック信号φ２を与えるとき、シフトレ
ジスタ１．２ ａが高レベルの電圧を出力するように指
定信号Ｓｓが与えられる。
パス１だＵにクロック信号φ２を与えるとき、シフトレ
ジスタ１．２ ａが高レベルの電圧を出力するように指
定信号Ｓｓが与えられる。
指定を行なった後、クロック信号φ１およびφ２を与え
ることにより、クロック信号φ２が指定されたスキャン
パス１に与えられ、テストデータ信号Ｓｔが人力される
。前述の例では、クロック信号φ２かクロック信号φ２
Ａとして、回路ブロック２ａに接続されたスキャンパス
１−に与えられる。一方、他の回路ブロックに接続され
たスキャンパスには、クロック信号か与えられないので
、所望のスキャンパス１のみを選択的に動作させること
ができる。
ることにより、クロック信号φ２が指定されたスキャン
パス１に与えられ、テストデータ信号Ｓｔが人力される
。前述の例では、クロック信号φ２かクロック信号φ２
Ａとして、回路ブロック２ａに接続されたスキャンパス
１−に与えられる。一方、他の回路ブロックに接続され
たスキャンパスには、クロック信号か与えられないので
、所望のスキャンパス１のみを選択的に動作させること
ができる。
このようにして、第５図に示した従来の例では回路ブロ
ックか増えるのに比例してクロック入力端子の数も増加
していたが、第１図の例に示されるように、３つのクロ
ック入力端子５．６および１４たけで賄うことができる
。すなイつち、回路ブロックの数か増加しても、クロッ
ク入力端子の数は増加しない。
ックか増えるのに比例してクロック入力端子の数も増加
していたが、第１図の例に示されるように、３つのクロ
ック入力端子５．６および１４たけで賄うことができる
。すなイつち、回路ブロックの数か増加しても、クロッ
ク入力端子の数は増加しない。
第２図は、第１図に示した半導体集積回路において使用
されるレジスタの一例を示す回路図である。
されるレジスタの一例を示す回路図である。
第２図を参照して、このレジスタ］２は、シフトレジス
タ１２ａ、１２ｂおよび１．２ ｎの直列接続を含む。
タ１２ａ、１２ｂおよび１．２ ｎの直列接続を含む。
これらのシフＩ・レジスタは、クロック信号φ、および
φ、を受けるように接続される。
φ、を受けるように接続される。
個々のシフトレジスタの動作は、第６図に示されたもの
と同様であり、説明は省略される。
と同様であり、説明は省略される。
第３図は、この発明のもう１つの実施例を示す、複数の
被テスト回路ブロックを含む半導体集積回路を示すブロ
ック図である。
被テスト回路ブロックを含む半導体集積回路を示すブロ
ック図である。
第３図を参照して、この半導体集積回路２０は、第１図
に示されたものと比較して、クロック入力端子５および
１４に接続されたＡＮＤゲート１３ａおよび１３ｂとイ
ンバータ９とによって構成された回路を含む。第１図に
示されたテストモード制御端子７か省かれている。
に示されたものと比較して、クロック入力端子５および
１４に接続されたＡＮＤゲート１３ａおよび１３ｂとイ
ンバータ９とによって構成された回路を含む。第１図に
示されたテストモード制御端子７か省かれている。
テス１へモードのシフト動作において、クロック信号φ
、およびφ、が同時に高レベルになることはない。この
半導体集積回路２０では、クロック信号φ１およびφ３
が同時に高レベルになるときを、通常の動作モードに割
当てている。そして通常の動作モートにおける回路ブロ
ック間の所望の＝ １４− 回路接続に悪影響を与えないよう、クロック信号φ３か
高レベルのときにスキャンパス１にクロック信号φ、に
同期した信号か与えられないようにしている（各スキャ
ンパス１にはクロック信号φ、の代イつりにクロック信
号φ、Ｘを与える）。これにより、第１図に示された例
で設けられていたテストモード制御端子７をも省くこと
ができ、さらに安価な半導体集積回路が得られる。
、およびφ、が同時に高レベルになることはない。この
半導体集積回路２０では、クロック信号φ１およびφ３
が同時に高レベルになるときを、通常の動作モードに割
当てている。そして通常の動作モートにおける回路ブロ
ック間の所望の＝ １４− 回路接続に悪影響を与えないよう、クロック信号φ３か
高レベルのときにスキャンパス１にクロック信号φ、に
同期した信号か与えられないようにしている（各スキャ
ンパス１にはクロック信号φ、の代イつりにクロック信
号φ、Ｘを与える）。これにより、第１図に示された例
で設けられていたテストモード制御端子７をも省くこと
ができ、さらに安価な半導体集積回路が得られる。
第４図は、この発明の他の実施例を示す、複数の被テス
ト回路ブロックを含む半導体集積回路を示すブロック図
である。
ト回路ブロックを含む半導体集積回路を示すブロック図
である。
第４図を参照して、この半導体集積回路２０は、第１図
に示されたものと比較して、各回路ブロック２ａないし
２ｎの出力側に接続されたスキャンパス１のシリアル出
力と、シリアル入出力端子１５との間に接続されたＮチ
ャネルトランジスタ３ａないし３ｎを含む。これらのト
ランジスタ３ａないし３ｎは、クロック信号φ２＾ない
しφ２Ｎを受けるように接続され、スキャンパス１から
のシリアル出力信号ＳＯａないしＳｏｎを選択するセレ
クタ回路を構成する。セレクタ回路の出力端子をシリア
ル入力端子と兼用することにより、回路ブロック２ａな
いし２ｎの数が増えてもシリアル出力端子の数が増加す
ることを防ぐことができる。
に示されたものと比較して、各回路ブロック２ａないし
２ｎの出力側に接続されたスキャンパス１のシリアル出
力と、シリアル入出力端子１５との間に接続されたＮチ
ャネルトランジスタ３ａないし３ｎを含む。これらのト
ランジスタ３ａないし３ｎは、クロック信号φ２＾ない
しφ２Ｎを受けるように接続され、スキャンパス１から
のシリアル出力信号ＳＯａないしＳｏｎを選択するセレ
クタ回路を構成する。セレクタ回路の出力端子をシリア
ル入力端子と兼用することにより、回路ブロック２ａな
いし２ｎの数が増えてもシリアル出力端子の数が増加す
ることを防ぐことができる。
なお、第２図に示されたレジスタ１２は、レシオ型ラッ
チ回路を含むシフトレジスタを接続したものを示したが
、これに限ることなく、一般のシフトレジスタを適用す
ることは可能である。
チ回路を含むシフトレジスタを接続したものを示したが
、これに限ることなく、一般のシフトレジスタを適用す
ることは可能である。
［発明の効果コ
以上のように、この発明によれば、指定信号によって指
定されたシフトレジスタ手段にクロック信号を選択的に
与えるクロック信号選択供与手段を設けたので、論理テ
ストかなされるべき被テスト回路の数が増加して、これ
らをテストするために必要なりロック信号の数が増えて
も、これらのクロック信号を外部から受けるための端子
の数を増やす必要のない半導体集積回路がもたらされた
。
定されたシフトレジスタ手段にクロック信号を選択的に
与えるクロック信号選択供与手段を設けたので、論理テ
ストかなされるべき被テスト回路の数が増加して、これ
らをテストするために必要なりロック信号の数が増えて
も、これらのクロック信号を外部から受けるための端子
の数を増やす必要のない半導体集積回路がもたらされた
。
第１図は、この発明の一実施例を示す、論理テストがな
されるべき複数の被テスト回路ブロックを含む半導体集
積回路を示すブロック図である。 第２図は、第１図に示された実施例において使用される
レジスタの一例を示す回路図である。第３図は、この発
明のもう１つの実施例を示す、複数の被テスト回路ブロ
ックを含む半導体集積回路を示すブロック図である。第
４図は、この発明の他の実施例を示す、複数の被テスト
回路ブロックを含む半導体集積回路を示すブロック図で
ある。第５図は、複数の被テスト回路を含む従来の半導
体集積回路を示すブロック図である。第６図は、第５図
に示されたスキャンパスにおいて使用されるシフトレジ
スタを示す回路図である。第７図は、第５図に示された
スキャンパス間の接続部分の詳細を示す回路図である。 図において、１はスキャンパス、２ａないし２ｎは被テ
スト回路ブロック、１２はレジスタ、１２ａないし１２
ｎはシフトレジスタ、１３はＡＮＤゲート、２０は半導
体集積回路である。 なお、図中、同一符号は同一または相当部分を示す。 手続補正書く自発） 平成 １ ５ ８ 昭和 年 月 日 ２、発明の名称 半導体集積回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志 岐
守 哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号三
菱電機株式会社内 ５、補正の対称 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書第８頁第７行ないし第１４行の「回路ブ
ロック２ａから・・与えられる。」を以下の文章に訂正
する。 記 回路ブロック２ａから出力されたテスト結果を示すデー
タ信号は、パラレル入力端子１０に与えられ、ストロー
ブ信号ＳＴＢに応答してトランジスタ３３を介して２つ
のインバータ９１および９２により構成されたマスクラ
ッチ回路にストアされる。このデータ信号は、クロック
信号φ２Ａおよびφ１に応答してなされるシフト動作に
より、シリアル出力端子８１を介して次段のシフトレジ
スタまたは半導体集積回路のシリアル出力端子８に与え
られる。 以上 −つ −
されるべき複数の被テスト回路ブロックを含む半導体集
積回路を示すブロック図である。 第２図は、第１図に示された実施例において使用される
レジスタの一例を示す回路図である。第３図は、この発
明のもう１つの実施例を示す、複数の被テスト回路ブロ
ックを含む半導体集積回路を示すブロック図である。第
４図は、この発明の他の実施例を示す、複数の被テスト
回路ブロックを含む半導体集積回路を示すブロック図で
ある。第５図は、複数の被テスト回路を含む従来の半導
体集積回路を示すブロック図である。第６図は、第５図
に示されたスキャンパスにおいて使用されるシフトレジ
スタを示す回路図である。第７図は、第５図に示された
スキャンパス間の接続部分の詳細を示す回路図である。 図において、１はスキャンパス、２ａないし２ｎは被テ
スト回路ブロック、１２はレジスタ、１２ａないし１２
ｎはシフトレジスタ、１３はＡＮＤゲート、２０は半導
体集積回路である。 なお、図中、同一符号は同一または相当部分を示す。 手続補正書く自発） 平成 １ ５ ８ 昭和 年 月 日 ２、発明の名称 半導体集積回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志 岐
守 哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号三
菱電機株式会社内 ５、補正の対称 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書第８頁第７行ないし第１４行の「回路ブ
ロック２ａから・・与えられる。」を以下の文章に訂正
する。 記 回路ブロック２ａから出力されたテスト結果を示すデー
タ信号は、パラレル入力端子１０に与えられ、ストロー
ブ信号ＳＴＢに応答してトランジスタ３３を介して２つ
のインバータ９１および９２により構成されたマスクラ
ッチ回路にストアされる。このデータ信号は、クロック
信号φ２Ａおよびφ１に応答してなされるシフト動作に
より、シリアル出力端子８１を介して次段のシフトレジ
スタまたは半導体集積回路のシリアル出力端子８に与え
られる。 以上 −つ −
Claims (1)
- 【特許請求の範囲】 外部からクロック信号を受けるクロック入力手段と、 論理テストがなされるべき複数の被テスト回路と、 外部から前記複数の被テスト回路をテストするためのテ
スト信号を受けるテスト信号入力手段と、前記クロック
入力手段を介して与えられたクロック信号に応答してシ
フト動作を行なう複数のシフトレジスタ手段とを含み、 前記複数のシフトレジスタ手段の各々が、前記複数の被
テスト回路の各々に接続され、 前記シフトレジスタ手段は、前記テスト信号入力手段に
接続され、前記クロック入力手段を介して与えられたク
ロック信号に応答してテスト信号を接続されている前記
被テスト回路に与え、前記クロック入力手段に与えられ
たクロック信号を前記複数のシフトレジスタ手段のうち
のいずれに与えるのかを指定するための指定信号を外部
から受ける指定信号入力手段と、 前記クロック入力手段および前記指定信号入力手段に接
続され、前記指定信号入力手段を介して与えられた指定
信号に応答して、前記クロック入力手段に与えられたク
ロック信号を前記指定信号が指定する前記複数のシフト
レジスタ手段のうちの少なくとも１つに選択的に与える
クロック信号選択供与手段とを含む、半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63100510A JPH01270683A (ja) | 1988-04-22 | 1988-04-22 | 半導体集積回路 |
| US07/341,561 US4914379A (en) | 1988-04-22 | 1989-04-20 | Semiconductor integrated circuit and method of testing same |
| DE3913219A DE3913219C3 (de) | 1988-04-22 | 1989-04-21 | Integrierte Halbleiterschaltung mit mehreren Schaltungen, die logischen Tests unterworfen werden |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63100510A JPH01270683A (ja) | 1988-04-22 | 1988-04-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01270683A true JPH01270683A (ja) | 1989-10-27 |
Family
ID=14275947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63100510A Pending JPH01270683A (ja) | 1988-04-22 | 1988-04-22 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4914379A (ja) |
| JP (1) | JPH01270683A (ja) |
| DE (1) | DE3913219C3 (ja) |
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| CN114563694A (zh) * | 2022-03-31 | 2022-05-31 | 上海韬润半导体有限公司 | 时钟门控控制电路及芯片测试电路 |
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- 1988-04-22 JP JP63100510A patent/JPH01270683A/ja active Pending
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- 1989-04-20 US US07/341,561 patent/US4914379A/en not_active Expired - Fee Related
- 1989-04-21 DE DE3913219A patent/DE3913219C3/de not_active Expired - Fee Related
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