JPS63198884A - テスト補助回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置のテスト容易化を実現するための
テスト補助回路に関するものである。

〔従来の技術〕

第３図は従来のスキャンパス方式のテスト補助回路であ
る。図において、１はスキャンレジスタ、２はパラレル
入力端子、３はパラレル出力端子、４はモード切換端子
、５はシリアル入力端子、６はクロック入力端子、７は
シリアル出力端子である。

次に動作について説明する。スキャンレジスタ１は複数
個直列に接続されてシフトレジスタを構成している。即
ち、第３図ではｎ＋ｍ段のシフトレジスタになっている
。このような状態において、モード切換端子４をシリア
ルシフトモードに設定する事により、クロック入力端子
６にクロックが与えられる毎にシリアルシフトを行ない
、シフト出力端子７にシフトアウトデータを出力すると
ともにシリアル入力端子５からデータをシフトインする
。

一方、モード切換端子４をパラレル入力モードに設定す
る事により、クロックが与えられる毎にパラレル入力端
子２に与えられているデータをスキャンレジスタに取り
込む。ここで、ど５ちらのモードにおいてもスキャンレ
ジスタの保持している値はパラレル出力端子３に出力さ
れている。

スキャンパスは上記のような動作が行なえるので、シリ
アルシフトモードでテスト用のデータをシフトインし、
このデータをパラレル出力端子３を通じて被テスト回路
に加え、被テスト回路の応答をパラレル入力モードでス
キャンレジスタに取込み、この取込んだデータをシリア
ルシフトモードでシリアル出力端子７にシフトアウトす
ることができる。

このため、テスト信号を外部端子に引き出す方式に比べ
てテストに必要な端子数が少なくて済む。

即ち第３図では、モード切換端子４、シリアル入力端子
５、クロック入力端子６、シリアル出力端子７の４端子
で済み、半導体装置を安価に構成できるので、上述のよ
うなスキャンパスはテスト補助回路として利用されてい
る。

〔発明が解決しようとする問題点〕

しかるに、上記のような従来のテスト補助回路は、スキ
ャンパス内のデータを全部同時にシフトするように構成
されているので、第３図のｍ段のスキャンパスのデータ
を保持したままでｎ段のスキャンパスのデータだけを書
換えてテストを行なうということができない。即ちこの
ようなテストを行なうには、まずｍ段のスキャンレジス
タの保持しているデータと同じデータをシフトインし、
次にｎビットのデータをシフトアウトなければならず、
ｒｌ＋ｍ１ｆｆｉのシフト動作が必要であった。このよ
うに従来方式では不要のシフト動作があるため、テスト
時間の増大を招き半導体装置のテストコストを増大させ
るという問題があった。

この発明は上記のような問題点を解消するためになされ
たもので、不要なシフト動作を行なわずにテスト用デー
タをスキャンレジスタに設定でき、その結果テスト時間
を短縮し、安価な半導体装置を得ることのできるテスト
補助回路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るテスト補助回路は、従来のスキャンパス
を、複数個のスキャンパスが直列に接続された構成に分
割し、その個々のスキャンパスに対して独立にクロック
を与えることができるようにしたものである。

〔作用〕

この発明におけるテスト補助回路は、直列に接続された
個々のスキャンパスに対して独立にクロックを与えるこ
とができるので、テスト時にシフト動作の不要なスキャ
ンパスを動作させずに、シフト動作の必要なスキャンパ
スのみを動作させることができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１はスキャンレジスタ、２はパラレル入力
端子、３はパラレル出力端子、４はモード切換端子、５
はシリアル入力端子、（３ａ。

６ｂはクロック入力端子、７はシリアル出力端子である
。

また第４図は第１図の回路を被テスト回路網に通用した
図であり、ｌｏａ、１０ｂ、ｉｏｃは被テスト回路ブロ
ック、ｌｌａ、ｌｌｂ、ｌｌｃは入力信号端子、１２ａ
、１２ｂは出力信号端子である。また１３．１４はそれ
ぞれ被テスト回路１０ｃから１０ｂへの、被テスト回路
１０ｂから１０ａへの信号接続配線である。

次に動作について説明する。第１図の回路は、従来の第
３図の回路のスキャンパスをｎ段とｍ段のスキャンパス
が直列に接続された構成とし、その個々のスキャンパス
に対して独立にクロックを与えることができるようにし
たものである。従ってクロック入力端子５ａ、５ｂに同
一のクロックを供給すれば、従来の第３図の回路と同じ
動作を行なうことができる。また、クロック入力端子６
ｂをアクティブでない状態にしておけば、ｍ段のスキャ
ンパスはデータを保持しつづけることができ、ｎ段のス
キャンパスに対してはクロック入力端子６ａを用いて任
意のｎビットのデータをシフトインすることができる。

つまり、ｍ段のスキャンパスのデータを保持したままで
ｎ段のスキャンパスのデータだけを書換えてテストを行
なう場合、従来はｎ＋ｍ回のシフト動作が必要であった
が、本実施例ではｎ回のシフト動作のみで済む。特にｎ
＜ｍの場合にこの効果が大きい。

この構成が特に有効な場合の一例は第４図で示される。

第４図において被テスト回路でブロックｌＯｂだけのテ
ストを行なう場合、ブロックＩＯＣから１０ｂへの信号
１３を変化させない条件であったとする。この場合では
ｍ段のシフトレジスタの内容は信号１３に影響するため
に変化させてはならず、１段シフトレジスタの内容だけ
を変えなければならない。このような場合、本実施例に
よるスキャンパスはクロックを分離しているため、簡単
に実現できる。

また本実施例による構成ではシフトアウト端子７に接続
されているｍ段のシフトレジスタの内容だけをシフトア
ウトする場合にも有効である。この−例も第４図で示さ
れる。同図において被テスト回路ブロック１０ａだけの
テストを行なう場合、ブロック１０ｂから１０８への信
号１４を変化させない条件であったとする。この場合で
はｎ段のシフトレジスタの内容は信号１４に影響するた
め変化させてはならず、ｍ段のシフトレジスタ内にある
テスト結果データだけをシフトアウトする必要がある。

本実施例による構成では、ｍ段のシフトレジスタだけに
クロックを与えることによって、この機能を簡単に実現
することができる。このシフトアウト動作の分離はｎ＞
ｍの場合に特に効果が大きい。

以上の説明で示すようにスキャンパスに与えるシフトク
ロックを分割することにより余分なシフト動作が省ける
ため、テスト時間を短縮することができる。

なお、第１図の実施例では単相のクロックで動作するス
キャンパスを示したが、２相クロツクで動作するスキャ
ンパスを用いても上記実施例と同様の効果がある。また
、２相クロフクで動作するスキャンパスを用いる場合、
第２図に示すように、一方のクロック（端子６）は共通
に接続し、他方のクロックのみ個々のスキャンパスにつ
いて独立に与えられるようにすれば（端子８ａ、８ｂ）
同様の効果が得られる。この理由は第５図において説明
できる。即ち第５図において、２１，２３は複数個の入
力端子を持つランチ、２２．２４はランチであり、ラッ
チ２１と２２及びラッチ２３と２４でそれぞれ１ビツト
のスキャンレジスタｌａ。

１ｂを構成している。３１〜３４はそれぞれのランチに
対応するラッチクロック端子である。この第５図の構成
においてクロック端子３１と３３及び３２と３４をそれ
ぞれ接続し、これらに２相クロツクを与えることにより
２ビツトのシフトレジスタを構成することができる。こ
の２相クロツクは端子３１と３３を第１相、端子３２と
３４を第２相とするので、シフト動作後はスキャンレジ
スタ内のラッチは同一内容を保持している。ここで端子
３２と３４を共通に接続して第２相クロツクを与え、端
子３１だけに第１相クロフクを与える場合を考える。こ
の場合スキャンレジスタｌｂ内のラッチされる値はラン
チ２３の内容であるが、これはラッチ２４にランチされ
ていた値と同一のためスキャンレジスタ１ｂの出力値は
変化しない。

次に端子３１と３３を共通に接続して第１相クロツクを
与え、端子３２だけに第２相クロフクを与える場合を考
える。この場合、スキャンレジスタｌｂ内のラッチ２３
の内容は書換えられてしまうが、ラッチ２４の内容が変
化しないためスキャンレジスタ１ｂの出力は保持された
ままである。

以上の説明ではスキャンレジスタ１ａをシフト動作、ｌ
ｂを維持としたが、反対にレジスタ１ａを保持、１ｂを
シフト動作しても同様に動作できる。このように２相ク
ロツクで動作するスキャンレジスタを用いる場合、一方
のクロックは共通に接続し、他方のクロックのみ独立に
あたえられるようにすれば独立したシフト動作ができる
スキャンパスを構成できる。

このため、上記方式を用いれば個々のスキャンパスの数
の２倍のクロンク端子は必要でなく、クロック端子数を
減らすことができる効果がある。

また、第１図、第２図、及び第４図の例では２個のスキ
ャンパスが直列に接続されているものを示したが、これ
は２個以上接続されていても上記同様の効果が得られる
。

〔発明の効果〕

以上のように、この発明によれば、直列に接続された複
数個のスキャンパスに対し、独立にクロックを与えるこ
とができ、テスト時に必要なスキャンパスのみの動作を
行なわせることができるようにしたので、不要なシフト
動作なしにテスト用データのスキャンパスへの設定及び
テスト結果データのスキャンパスからの取り出しが可能
となり、テスト時間を短縮し安価な半導体装置を得るこ
とができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるテスト補助回路の構
成図、第２図はこの発明の他の実施例によるテスト補助
回路の構成図、第３図は従来のテスト補助回路、第４図
は第１図の回路を被テスト回路網に通用した場合の一例
を示す図、第５図は第２図の実施例の作用を説明するた
めのシフトレジスタの構成例を示す図である。 １・・・スキャンレジスタ、２・・・パラレル入力端子
、３・・・パラレル出力端子、４・・・モード切換端子
、５・・・シリアル入力端子、６，８・・・クロック入
力端子、７・・・シリアル出力端子。 なお図中同一符号は同−又は相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）被テスト回路とテスト用データの入出力を行うた
   めのテスト用補助回路であって、 それぞれ１ビット以上のシフトレジスタからなり、パラ
   レル入力とパラレル出力が１ビット以上可能な複数のス
   キャンパスがシフト方向に直列接続され、 該複数個のスキャンパスにそれぞれ独立してシフトクロ
   ックを与えるためのクロック入力端子が設けられている
   ことを特徴とするテスト補助回路。
2. （２）前記スキャンパスに与えるシフトクロックは２相
   のクロックであることを特徴とする特許請求の範囲第１
   項記載のテスト補助回路。
3. （３）前記２相のクロックのうち一方のクロックは各ス
   キャンパスに共通に与えられ、他方のクロックは個々の
   スキャンパスに対して独立に与えられるものであること
   を特徴とする特許請求の範囲第２項記載のテスト補助回
   路。