JPH0192673A - カウンタ・テスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、カウンタのテストを行うためのカウンタ・テ
スト装置に関し、さらに詳細には、複数のカウンタ・ユ
ニットをカスケード接続し、各カウンタ・ユニットに対
するプリセット・データをラッチ回路群に外部より設定
するようにした同期２・＼−７ 弐カウンタのテストを行うためのカウンタ・テスト装置
に関する。

従来の技術 この種の同期式カウンタは、第２図に示すように、１ビ
ツトのカウンタ・ユニット１をｎ個、カスケード接続し
、それらに対するプリセット・データをｎ個のラッチ回
路２に設定するように々っている。なお、ここではダウ
ンカウンタを例にして説明する。

各段のカウンタ・ユニット１のキャリー出力端子Ｃｏは
、次段のカウンタ・ユニット１のキャリー入力端子Ｃ１
に接続されるが、最上段のカウンタ・ユニットＩｎのキ
ャリー出力端子Ｃｏは各段のカウンタ・ユニット１のロ
ード信号端子りに接続され、また、最下段のカウンタ・
ユニット１．のキャリー入力端子Ｃｉは゛′１″ルベル
（＋　５　Ｖ）に固定される。外部から入力するクロッ
ク信号ＣＬＫは、各段のカウンタ・ユニット１のクロッ
ク入力端子ＣＫに同時に印加される。またブリセント入
力端子Ｐは対応したラッチ回路２の出力端子Ｑと接続さ
３・・−２ れる。

このｎ段（ｎビット）の同期式カウンタは、クロック信
号ＣＬＫが入力するたびにカウント値が１ずつ順次デク
リメントするが、全段のカウント・ユニット１の出力端
子０がすべて“０″になると、最上段のカウンタ・ユニ
ット１ｎのキャリー出力端子Ｃｏが“１″となるだめ、
各段のカウンタ・ユニット１にラッチ回路２群に設定さ
れたプリセット・データがロードされる。

ここに示しだ例では、分周比をプログラマブルにするた
め、各ラッチ回路２のデータ入力端子りはデータバス３
に接続されている。書込み信号ＷＴが入力すると、デー
タバス３上のプリセット・データがラッチ回路１群に設
定される。

さて、上記カウンタはＬＳＩなどに頻繁に使用される基
本的回路であるが、段数が増加すると動作テストに時間
がかかる。例えば段数が８段（ｎ−７）の場合、２５６
（＝２８）クロックでカウンタの全状態のテストを行う
ことができるが、１６段になるとテストのために６４Ｋ
　（＝２　、に＝１０２４）クロックもの長い時間が必
要となる。

このテスト時間を短縮するために、従来、第３図または
第４図に示すような構成が考えられている。なお、第３
図および第４図において、第２図と同一符号は同一部分
を意味する。

第３図に示す構成においては、途中段のカウンタ・ユニ
ット１　と、その次段のカウンタ・ユニット１ｍ＋１と
の間にセレクタ回路４を挿入し、カウンタ・ユニット１
ｍ＋１のキャリー入力端子Ｃｉにカウンタ・ユニット１
　のキャリー出力または″゛１１パレベル５　Ｖ）を入
力するようにしだものである。

ＴＳＴは、セレクタ回路４の入力選択を制御するために
外部より入力される信号である。この信号ＴＳＴを゛′
０′°レベルとすると、セレクタ回路４はカウンタ・ユ
ニット１ｍのキャリー出力を選択するため、カウンタは
通常の動作を行う。

他方、カウンタのテストを行う場合には、信号ＴＳＴを
“１″ルベルにしてセレクタ回路４によシカウンタ・ユ
ニット１ｍ＋□のキャリー入力端子５・＼−／ Ｃｉを°′１″レベルに固定させる。そうすると、カウ
ンタ・ユニット１ｍ＋１から上段のカウンタ・ユニット
が独立のカウンタとして動作するようになる。したがっ
て、例えばカウンタの段数を１６段とし、８段目と９段
目の間にセレクタ４を挿入したとすれば、下段側のカウ
ンタ（８段）および上段側のカウンタ（８段）をそれぞ
れ５２６　（−２８）クロックでテストすることができ
る。１６段のカウンタをそのままテストする場合に６４
にクロックの時間が必要であったから、テスト時間を大
幅に短縮できることがわかる。

第４図に示す構成においては、同様にカスケード接続さ
れたカウンタ・ユニット１の途中段にセレクタ回路４を
挿入し、テスト時にカウンタを分割できるようにするが
、信号ＴＳＴを外部よシ直接的に入力せず、データバス
３に接続したラッチ回路５から与えるようにしている。

このような構成であるから、テストを行う場合に、プロ
グラムによって゛１″データをラッチ回路５に設定する
ことにより、カウンタを２分割す６へ一７゛ ることかできる。

発明が解決しようとする問題点 しかし、第３図および第４図に示した構成では、カウン
タの分割制御用信号ＴＳＴの入力ピン、またはラッチ回
路５の入力ピンの増設（データバス３のビット数の増加
）が必要であり、これは外部入出力ピン数が厳しく制限
されるＬＳＩなどに適用する場合に大きな問題である。

本発明は、上述の問題点に鑑みてなされたもので、従来
のように信号ピン数（あるいはデータバスのビット数）
を増加させることなく、同期式カウンタの分割制御を行
ってテスト時間の短縮を可能としたカウンタ・テスト装
置を提供することを目的とする。

なお、Ｄフリップフロップをカスケード接続しだ比同期
式カウンタに関しては、テストを行う場合に、スイッチ
群またはセレクタ回路群によってＤフリップフロップ群
の接続を切シ換えることより、カウンタをシフトレジス
タとして動作させてテストを行う方法が知られている（
特開昭５６一７・・−・ ９３４３４号、特開昭５８−２２４５８号）。しかし、
これは上記のような同期式カウンタにその１ま適用する
ことはできず、また、接続切シ換え用の多数のスイッチ
群またはセレクタ回路群によるコスト上昇が大きい。

問題点を解決するだめの手段 本発明は上述の問題点を解決するため、複数のカウンタ
・ユニットをカスケード接続し、各カウンタ・ユニット
に対するプリセット・データをラッチ回路群に設定する
ようにした同期式カウンタにおいて、前記ランチ回路群
に設定されたデータのデコードを行うデコーダ回路と、
このデコーダ回路の出力が有効な期間に前記カウンタ・
ユニット群中の１以上の途中段のカウンタ・ユニットの
キャリー入力を゛′１″レベルに固定する回路とを有す
る、という構成を備えたものである。

作用 本発明は上述の構成によって、デコーダ回路の出力が有
効になる特定のデータを、プリセット・データと同様に
ラッチ回路群に設定することにより、カウンタを２以上
の部分に分割して短時間でテストを行うことが可能であ
る。そして、この分割制御のだめのデータはプリセット
・データ用の信号経路によシ入力するから、専用の入力
ピンの増設（さらにはデータバスのビット数増加）を行
う必要がなく、本発明は外部入出力ピン数の制約が厳し
いＬＳＩに容易に適用できる。

実施例 以下本発明の一実施例について、図面を参照して説明す
る。

第１図は本発明の一実施例の構成図であり、第３図と同
一符号は同一部分を意味している。

本実施例は、テスト時にカウンタを途中段を境に２分割
するため、カウンタ・ユニット１ｍとカウンタ１ｍ＋１
の間にセレクタ回路４が挿入されている。このセレクタ
回路４は、第３図に示した従来例と同様に、通常動作で
はカウンタ・ユニット１ｍのキャリー出力端子Ｃｏをカ
ウンタ・ユニット１ｍ＋１のキャリー入力端子Ｃｉに結
合し、テスト時にカウンタ・ユニッ”’ｍ＋１のキャリ
ー入力端子ＣＩを９−−−； ＩＩ　Ｉ　１１レベル（＋　５　Ｖ）に固定する回路で
あり、このような入力選択は信号ＴＳＴにより制御され
る。

しかし、この信号ＴＳＴは、従来のように専用ピンを介
して外部から直接的に入力したり、あるいは専用のラッ
チ回路を介してデータバス３より入力したシするもので
はなく、デコーダ回路６の出力として与えられる。この
デコーダ回路６はプリセット・データ保持用のランチ回
路２群の出力データをデコードするもので、予め決めら
れた特定のデータが入力された場合に出力を有効にする
。

以上のように構成されたカウンタ・テスト装置について
、以下その動作を説明する。

カウンタに通常の動作をさせる場合には、上記特定のデ
ータ以外のプリセット・データをデータバス３に乗せ、
書込み信号ＷＴを供給することにより、プリセット・デ
ータをラッチ回路２群に設定する。この場合、デコーダ
回路６は有効信号を出力しない（すなわち、信号ＴＳＴ
は０”ルベルになる）ため、セレクタ回路４を介しカウ
ンタ１０ヘ一／ ・ユニット１ｍのキャリー出力端子Ｃｏがカウンタ・ユ
ニット１ｍ＋、のキャリー入力端子Ｃｉに結合される。

その結果、このカウンタはクロック信号ＣＬＫをダウン
カウントする。また、その分周比はラッチ回路２群に設
定されたプリセット・データによシ決まり、したがって
プログラマブルである。

なお、カウンタの段数が８段の場合、設定可能な分周比
はＯ〜２５５（−２８−１）の範囲であるが、この範囲
内で使用し々い一つの分周比に対応したプリセット・デ
ータが、カウンタ分割制御用の特定データとして用いら
れる。換言すれば、このデータをデコードして有効出力
を発生するようにデコーダ回路６は設計される。

カウンタのテストを行う場合、上記特定データをラッチ
回路２群に設定し、デコーダ回路６の出力を有効にする
。この場合、セレクタ回路４によりカウンタ・ユニット
１ｍ＋］のキャリー入力端子Ｃ１は“′１′°レベルに
固定される。その結果、カウンタ・ユニット１ｍ＋、か
ら上段のカウンタ・ユニット群を一つのカウンタとして
動作させ、丑たカウンタ・ユニット１ｍから下段のカウ
ンタ・ユニット群を一つのカウンタとして動作させ、各
カウンタ・ユニット１の出力端子０の値をチエツクする
ことによって、カウンタの動作テストを行うことができ
る。

ただし、カウンタ・ユニット１ｍより下段のカウンタ・
ユニット群からなるカウンタ部分のテストは、通常動作
をさせながら行うことも可能である。

なお本実施例では、カウンタを２分割できるようにしだ
が、２以上の段にセレクタ回路４を設け、各セレクタ回
路４をデコーダ回路６の出力によって同様に制御するこ
とによシ、カウンタを３以上の部分に分割し、テスト時
間をさらに短縮することも可能である。途中段のカウン
タ・ユニットのキャリー入力端子を“１″レベル固定す
るだめの回路は、本実施例におけるセレクタ回路４に限
られるものではなく、必要に応じて変更できるものであ
る。本実施例のデコーダ回路６はラッチ回路２群の設定
データの全ビットが入力するものであるが、一部のビッ
トだけが入力するように変更してもよい。

発明の効果 以上の説明から明らかなように、本発明は、プリセット
・データ保持用のラッチ回路群に、デコーダ回路の出力
が有効になる特定のデータを設定することにより、１以
上の途中段のカウンタ・ユニットのキャリー入力端子を
“１′”レベルに固定してカウンタを２以上の部分に分
割して動作させ、テストを短時間に行うことができると
ともに、カウンタの分割制御のだめのデータをプリセッ
ト・データ用の信号経路により入力するから、専用の入
力ピンの増設やデータバスのビット増加を行う必要がな
く、外部入出力ピン数の制約が厳しいＬＳＩ内のカウン
タにも容易に適用できる、という効果を有するものであ
る。

【図面の簡単な説明】

第１図は本発明の一実施例によるカウンタ・テスト装置
の構成図、第２図は同期式カウンタの構成図、第３図は
従来のカウンタ・テスト装置の構１３′・−／ 成図、第４図は従来のカウンタ・テスト装置の構成図で
ある。 １・・・カウンタ・ユニット、２・・・ラッチ回路、３
・・・データバス、４・・・セレクタ回路、６・・・デ
コーダ回路。

Claims (1)

【特許請求の範囲】
1. 複数のカウンタ・ユニットをカスケード接続し、各カウ
   ンタ・ユニットに対するプリセット・データをラッチ回
   路群に設定する構成の同期式カウンタにおいて、前記ラ
   ッチ回路群に設定されたデータのデコードを行うデコー
   ダ回路と、このデコーダ回路の出力が有効な期間に前記
   カウンタ・ユニット群中の１以上の途中段のカウンタ・
   ユニットのキャリー入力を“１”レベルに固定する回路
   とを有するカウンタ・テスト装置。