JPH01272121A - スルーホール構造とその製造方法 - Google Patents
スルーホール構造とその製造方法Info
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- JPH01272121A JPH01272121A JP10039388A JP10039388A JPH01272121A JP H01272121 A JPH01272121 A JP H01272121A JP 10039388 A JP10039388 A JP 10039388A JP 10039388 A JP10039388 A JP 10039388A JP H01272121 A JPH01272121 A JP H01272121A
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- insulating layer
- layer
- hole
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路におけるスルーホール構造とその製
造方法に関する。
造方法に関する。
第３図（ａ） 、 （ｂ）は、従来のスルーホールの形
成方法を示したものである。第３図（ａｌ 、 （ｂＪ
中、１は半導体デバイスを集積してなる基板、２は層間
絶縁膜、３は絶縁膜の表面、４，５．６はスルーホール
、７，８．９は電極、１θ、１１．１２は電極の露出部
分、１３はホトレジストである。層間絶縁膜２の表面３
の平坦化は配線の伝達特性の均質化を向上させ、配線の
断線および線間の漏れ電流防止に有効なことから、配線
の微細化に伴い必須となっている。一般に多層配線にお
ける平坦化は凹凸のある下地上になされるため、表面３
の平坦度が向上する程、ホトレジスト１３の開口部にエ
ツチングによって形成されるスルーホール４．５と６の
深さの差は下地の凹凸の持っている段差の高さに近スく
ことになる。このためスルーホール４．５とスルーホー
ル６を形成する際のエツチングに必要な時間が異なシ、
浅い方のスルーホール６の下地である電極９の露出部分
１２は、スルーホール６のエツチングが完了した後も、
深め方のスルーホール４，５の形成が完了するまでエツ
チング雰囲気にさらされることＫなる。この場合、層間
絶縁膜２のエツチングレートをａ、下地である電極９の
エツチングレートをｂとし、スルーホール４．５および
６の深さをそれぞれＨ４、Ｈ５およびＨ６とする。エツ
チング完了時に下地である電極９がエツチングされる深
さＨ９はＨ４＝Ｈ５として少なくとも ｈ９＝ｂ（Ｈ４−Ｈ６）／ａ となる。こうした下地のエツチングは不必要なばかりで
なく、配線不良の原因にもなる。また、エツチングによ
るバタン変換差はエツチング完了後にエツチング雰囲気
にされることによシ増加しやすいので、・ぐタンの微細
化の観点からもエツチング時間の均一化が必要である。
成方法を示したものである。第３図（ａｌ 、 （ｂＪ
中、１は半導体デバイスを集積してなる基板、２は層間
絶縁膜、３は絶縁膜の表面、４，５．６はスルーホール
、７，８．９は電極、１θ、１１．１２は電極の露出部
分、１３はホトレジストである。層間絶縁膜２の表面３
の平坦化は配線の伝達特性の均質化を向上させ、配線の
断線および線間の漏れ電流防止に有効なことから、配線
の微細化に伴い必須となっている。一般に多層配線にお
ける平坦化は凹凸のある下地上になされるため、表面３
の平坦度が向上する程、ホトレジスト１３の開口部にエ
ツチングによって形成されるスルーホール４．５と６の
深さの差は下地の凹凸の持っている段差の高さに近スく
ことになる。このためスルーホール４．５とスルーホー
ル６を形成する際のエツチングに必要な時間が異なシ、
浅い方のスルーホール６の下地である電極９の露出部分
１２は、スルーホール６のエツチングが完了した後も、
深め方のスルーホール４，５の形成が完了するまでエツ
チング雰囲気にさらされることＫなる。この場合、層間
絶縁膜２のエツチングレートをａ、下地である電極９の
エツチングレートをｂとし、スルーホール４．５および
６の深さをそれぞれＨ４、Ｈ５およびＨ６とする。エツ
チング完了時に下地である電極９がエツチングされる深
さＨ９はＨ４＝Ｈ５として少なくとも ｈ９＝ｂ（Ｈ４−Ｈ６）／ａ となる。こうした下地のエツチングは不必要なばかりで
なく、配線不良の原因にもなる。また、エツチングによ
るバタン変換差はエツチング完了後にエツチング雰囲気
にされることによシ増加しやすいので、・ぐタンの微細
化の観点からもエツチング時間の均一化が必要である。
さらに、エツチングレートａとＨ４、Ｈ５のばらつきを
許容するべくエツチング時間ｕ Ｈ４／ ａ以上の時間
なされる。
許容するべくエツチング時間ｕ Ｈ４／ ａ以上の時間
なされる。
その時、場合によってはすでに下地面が露出した後もオ
ーバーエツチングがなされるので、あるばらつき値のも
とでは下地のエツチング−ｉ Ｈ層間絶縁膜２の厚さに
比例する。
ーバーエツチングがなされるので、あるばらつき値のも
とでは下地のエツチング−ｉ Ｈ層間絶縁膜２の厚さに
比例する。
本発明は上記の事情に鑑みてなされたもので、スルーホ
ールの形成において、異なる深さのスルーホールのエツ
チング時間を等しくシ、スルーホールの接続歩留シの向
上と・母タン変換差のばらつきを防止し定スルーホ〜ル
構造およびその製造方法を提供することを目的とする。
ールの形成において、異なる深さのスルーホールのエツ
チング時間を等しくシ、スルーホールの接続歩留シの向
上と・母タン変換差のばらつきを防止し定スルーホ〜ル
構造およびその製造方法を提供することを目的とする。
本発明は上記目的を達成するために、基板表面には導電
性層または不純物拡散領域が形成されてなり、該表面上
に第１の絶縁性層と第１の絶縁性層上に第１の絶縁性層
とは異なる材料からなる第２の絶縁性層と第２の絶縁性
層上に第２の絶縁性層とは異なる材料からなる第３の絶
縁性層が積層して絶縁膜層をなし、該絶縁膜層にスルー
ホールが形成されてなることを！特とするもの、又、上
記スルーホールの製造方法において、ホトレジストをマ
スクにして第、３の絶縁性層をエツチングする第１の工
程と第２の絶縁性層をエツチングする第２の工程と第１
の絶縁性層をエツチングする第３の工程とよりなシ、第
１の工程と第２の工程の少なくとも一方において当該絶
縁性層のエツチングレートが下地絶縁性層のエツチング
レートより大きいことを特徴とするものである。
性層または不純物拡散領域が形成されてなり、該表面上
に第１の絶縁性層と第１の絶縁性層上に第１の絶縁性層
とは異なる材料からなる第２の絶縁性層と第２の絶縁性
層上に第２の絶縁性層とは異なる材料からなる第３の絶
縁性層が積層して絶縁膜層をなし、該絶縁膜層にスルー
ホールが形成されてなることを！特とするもの、又、上
記スルーホールの製造方法において、ホトレジストをマ
スクにして第、３の絶縁性層をエツチングする第１の工
程と第２の絶縁性層をエツチングする第２の工程と第１
の絶縁性層をエツチングする第３の工程とよりなシ、第
１の工程と第２の工程の少なくとも一方において当該絶
縁性層のエツチングレートが下地絶縁性層のエツチング
レートより大きいことを特徴とするものである。
本発明は、スルーホールを形成する層間絶縁膜の膜構成
を最上層の絶縁性層と最上層絶縁性層とは異なる組成の
中間絶縁性層と中間絶縁性層とは異なる組成の最下層絶
縁性層の３１膜構成とし、異なる深さのスルーホールの
エツチング時間を最上層絶縁性層のエツチング時間と中
間絶縁性層のエツチング時間と最下層絶縁性層のエツチ
ング時間とに区分し、最上層のエツチングにおいて中間
層絶縁性膜のエツチングレートを極めて小さくすること
によ）最上層絶縁性膜の膜厚の異なる場合も中間絶縁性
層のエツチング量を少なくする。最上１−Ｐ３縁柱層部
のエツチング完了後、残った中間絶縁性層と最下層絶縁
性層をエツチングしてスルーホールを形成する訳である
が、異なる深さのスルーホールにおいても中間絶縁性層
と最下Ｉ−絶縁性層の膜厚を等しくしておくことによシ
スルーホールのエツチング時間を同一にすることができ
る。
を最上層の絶縁性層と最上層絶縁性層とは異なる組成の
中間絶縁性層と中間絶縁性層とは異なる組成の最下層絶
縁性層の３１膜構成とし、異なる深さのスルーホールの
エツチング時間を最上層絶縁性層のエツチング時間と中
間絶縁性層のエツチング時間と最下層絶縁性層のエツチ
ング時間とに区分し、最上層のエツチングにおいて中間
層絶縁性膜のエツチングレートを極めて小さくすること
によ）最上層絶縁性膜の膜厚の異なる場合も中間絶縁性
層のエツチング量を少なくする。最上１−Ｐ３縁柱層部
のエツチング完了後、残った中間絶縁性層と最下層絶縁
性層をエツチングしてスルーホールを形成する訳である
が、異なる深さのスルーホールにおいても中間絶縁性層
と最下Ｉ−絶縁性層の膜厚を等しくしておくことによシ
スルーホールのエツチング時間を同一にすることができ
る。
この時、エツチングレートや膜厚のばらつきに対するマ
ージンとしてのスルーホール下地のオーバーエツチング
ｆは最下層絶縁性層にのみ依存するので、同じ深さのス
ルーホールを形成する場合、従来技術よシもオーバーエ
ツチング時間を短縮でき、かつオーバーエツチング時間
を等しくできるのでスールホール形成にともなう特性ば
らつきを無くすことができる。
ージンとしてのスルーホール下地のオーバーエツチング
ｆは最下層絶縁性層にのみ依存するので、同じ深さのス
ルーホールを形成する場合、従来技術よシもオーバーエ
ツチング時間を短縮でき、かつオーバーエツチング時間
を等しくできるのでスールホール形成にともなう特性ば
らつきを無くすことができる。
以下図面を参照して本発明の実施例を詳細に説明する。
第１図は、本発明によるスルーホール構造の一実施例を
示す断面図である。図において１＃′ｉ表面に導電性層
または不純物拡散領域が形成された半導体デ・ぐイスを
集積してなる基板、２０１１”！絶縁膜、３０は２０と
材質の異なる緑絶膜、４０は３０と材質のことなる絶縁
膜、４，５および６はスルーホール、７，８および９は
電極、１３はホトレジストである。
示す断面図である。図において１＃′ｉ表面に導電性層
または不純物拡散領域が形成された半導体デ・ぐイスを
集積してなる基板、２０１１”！絶縁膜、３０は２０と
材質の異なる緑絶膜、４０は３０と材質のことなる絶縁
膜、４，５および６はスルーホール、７，８および９は
電極、１３はホトレジストである。
以下、第１図に示したスルーホールの製造方法を第２図
を用いて説明する。
を用いて説明する。
即ち、第２図（ｓＪに示すように、半導体デ・ぐイス、
たとえばＭＯ８電界効果トランジスタを集積してなる基
板１の主面にはダート電極９による段差が存在する。該
主面上に、たとえばＳｌＯ□を材料とした絶縁膜２０を
被着する。５ＩＯ２の被着は気相反応によってモ、スノ
母ツタリンクマタハバイアススノ苧ツタリングによって
も可能である。５１０２の膜厚は上記電極を被覆できる
膜厚であればよく、いま、グー）［極９の高さを５００
ｎｍとすると、この高さにたいして１００ ｎｍ程度
でよい。絶縁１！！！２０としては５ｔ３Ｎ４でもよい
。続いて、ノンドーグのアモルファスＳ１を材料とし気
絶縁膜３０を１００ ｎｒｎ程度の膜厚で被着する。ア
モルファスＳｔの被着は熱分解反応によってもプラズマ
反応によってもス・９ツタリングによってもよく、段差
部分の被覆性の良否はどうでもよい。続いて、再びＳ１
０□をダート１１Ｌ極９の段差以上の膜厚で堆積しエッ
チパック法等の表面平坦化法により平坦化された絶縁膜
４０の表ｍ１３を得る。そのため、たとえばこの上に有
機高分子材層を塗布し、これを熱処理して平坦な表面を
有する配線構造体を形成する。次に、このように構成さ
れた配線構造体の表面を例えばリアクティブ イオン
エツチング（ＲＩＥ ）によって絶縁膜４０と有機高分
子材層のエツチングレートが同一となる条件でエツチン
グし、絶縁Ｍ４０の凸部を有機高分子材層のエツチング
と同時に除去して平坦面３を得る。
たとえばＭＯ８電界効果トランジスタを集積してなる基
板１の主面にはダート電極９による段差が存在する。該
主面上に、たとえばＳｌＯ□を材料とした絶縁膜２０を
被着する。５ＩＯ２の被着は気相反応によってモ、スノ
母ツタリンクマタハバイアススノ苧ツタリングによって
も可能である。５１０２の膜厚は上記電極を被覆できる
膜厚であればよく、いま、グー）［極９の高さを５００
ｎｍとすると、この高さにたいして１００ ｎｍ程度
でよい。絶縁１！！！２０としては５ｔ３Ｎ４でもよい
。続いて、ノンドーグのアモルファスＳ１を材料とし気
絶縁膜３０を１００ ｎｒｎ程度の膜厚で被着する。ア
モルファスＳｔの被着は熱分解反応によってもプラズマ
反応によってもス・９ツタリングによってもよく、段差
部分の被覆性の良否はどうでもよい。続いて、再びＳ１
０□をダート１１Ｌ極９の段差以上の膜厚で堆積しエッ
チパック法等の表面平坦化法により平坦化された絶縁膜
４０の表ｍ１３を得る。そのため、たとえばこの上に有
機高分子材層を塗布し、これを熱処理して平坦な表面を
有する配線構造体を形成する。次に、このように構成さ
れた配線構造体の表面を例えばリアクティブ イオン
エツチング（ＲＩＥ ）によって絶縁膜４０と有機高分
子材層のエツチングレートが同一となる条件でエツチン
グし、絶縁Ｍ４０の凸部を有機高分子材層のエツチング
と同時に除去して平坦面３を得る。
次に、ホトリングラフィ工程によシホトレジスト１３を
パタンニングしスルーホールの開口位置を露出して表面
３上をホトレジストで被覆°する。
パタンニングしスルーホールの開口位置を露出して表面
３上をホトレジストで被覆°する。
次に、第２図（ｂ）に示すように、スルーホールのエツ
チングは、通常のＲＩＥ装置を用い、エツチングｙ ス
Ｋ ＣＨＦ３１０２混合カスを流量比９ ／ ７５ Ｓ
ＣＣＭ。
チングは、通常のＲＩＥ装置を用い、エツチングｙ ス
Ｋ ＣＨＦ３１０２混合カスを流量比９ ／ ７５ Ｓ
ＣＣＭ。
圧力５０ ｍＴｏｒｒ、 ＲＦ を力１０００Ｗ印加し
た場合には、Ｓ量０□のエッチレートは３６ｎｍ／分、
アモルファスＳ１のエツチングレートは４層ｍ／分であ
る。
た場合には、Ｓ量０□のエッチレートは３６ｎｍ／分、
アモルファスＳ１のエツチングレートは４層ｍ／分であ
る。
今、例として、スルーホール４．５の深さを１１０００
ｎ、スルーホール６の深さを５００ ｎｍとする。この
場合、スルーホール４．５の最上層５１０２の膜厚は８
００ｎｍ、スルーホール６の最上層ＳｌＯ□の膜厚は３
００ ｎｍとなる。エッチレートと膜厚のばらつきに対
するマージンとして２０９６のオーバーエツチングを想
定するとスルーホール６のアモルファスＳ１層は最上層
Ｓ１０□のエツチング完了までに約７４ ｎｍのオーバ
ーエツチングをうける０これは全アモルファスＳｉ層の
厚さの７４％をエツチングしたことになる。次に、第２
図（ｅ）に示すように、中間層たるアモルファスＳ１の
エツチングは、円筒型または平行平板型のプラズマエツ
チング装置を用い、エツチングガスにＣＦ４１０２混合
ガスを流量比９５１５ＳＣＣＭ、圧力５００ ｍＴｇｒ
ｒ、ＲＦ ｔｃ力１５０Ｗ印加した場合には、Ｓｉのエ
ッチレートは１５０ｎｍ ７分、ＳｉＯ□のエッチレー
トは１０ ｎｍ ７分となシはぼアモルファスＳｉのみ
を等方的にエツチングする。
ｎ、スルーホール６の深さを５００ ｎｍとする。この
場合、スルーホール４．５の最上層５１０２の膜厚は８
００ｎｍ、スルーホール６の最上層ＳｌＯ□の膜厚は３
００ ｎｍとなる。エッチレートと膜厚のばらつきに対
するマージンとして２０９６のオーバーエツチングを想
定するとスルーホール６のアモルファスＳ１層は最上層
Ｓ１０□のエツチング完了までに約７４ ｎｍのオーバ
ーエツチングをうける０これは全アモルファスＳｉ層の
厚さの７４％をエツチングしたことになる。次に、第２
図（ｅ）に示すように、中間層たるアモルファスＳ１の
エツチングは、円筒型または平行平板型のプラズマエツ
チング装置を用い、エツチングガスにＣＦ４１０２混合
ガスを流量比９５１５ＳＣＣＭ、圧力５００ ｍＴｇｒ
ｒ、ＲＦ ｔｃ力１５０Ｗ印加した場合には、Ｓｉのエ
ッチレートは１５０ｎｍ ７分、ＳｉＯ□のエッチレー
トは１０ ｎｍ ７分となシはぼアモルファスＳｉのみ
を等方的にエツチングする。
また、通常のＲＩＥ装置においても同様のエツチングガ
スによシＳｌと５ＩＯ２のエッチレート比を５対１程度
にでき、仁の場合は、Ｓｌエツチング完了後にスルーホ
ール６では最下層Ｓ１０２ｇ（の上部ニ２０ｎｍのエツ
チングが生じるが、はとんど問題とならない。次に、第
２図（ｄ）に示すように、最下層５ＩＯ２のエツチング
は最上層と同じエツチング条件で行う。上記のごとく２
０係のオーバーエツチングを想定すると下地ＩＩｆ極に
対するオーバーエツチング時間はあらゆるスルーホール
において等［、＜ ０．６分となυ、実用上まったく問
題とならない。
スによシＳｌと５ＩＯ２のエッチレート比を５対１程度
にでき、仁の場合は、Ｓｌエツチング完了後にスルーホ
ール６では最下層Ｓ１０２ｇ（の上部ニ２０ｎｍのエツ
チングが生じるが、はとんど問題とならない。次に、第
２図（ｄ）に示すように、最下層５ＩＯ２のエツチング
は最上層と同じエツチング条件で行う。上記のごとく２
０係のオーバーエツチングを想定すると下地ＩＩｆ極に
対するオーバーエツチング時間はあらゆるスルーホール
において等［、＜ ０．６分となυ、実用上まったく問
題とならない。
このように、層間絶縁膜を３層構造とし、中間層のエツ
チングレートを最上層のエツチングレートよりも小さく
することによシ、主面に段差を持ち表面３の平坦な配線
構造体では、深さの異なるスルーホールのエツチング完
了時間を等しくすることができる。その結果、オーバー
エツチング時間の短縮が大幅にできるので、オーバーエ
ツチングに伴うスルーホールの接続不良やノナタン変換
差の増加を防止できる。尚、最下層のエツチングレート
を中間層のエツチングレートよりも小さくしてもよく、
この場合にも上記と同様の効果を得ることができる。
チングレートを最上層のエツチングレートよりも小さく
することによシ、主面に段差を持ち表面３の平坦な配線
構造体では、深さの異なるスルーホールのエツチング完
了時間を等しくすることができる。その結果、オーバー
エツチング時間の短縮が大幅にできるので、オーバーエ
ツチングに伴うスルーホールの接続不良やノナタン変換
差の増加を防止できる。尚、最下層のエツチングレート
を中間層のエツチングレートよりも小さくしてもよく、
この場合にも上記と同様の効果を得ることができる。
以上説明し九様に、本発明ではスルーホールのオーツク
ーエツチング時間の短縮がはかられる。その効果として
はオーバーエツチングに伴５スルーホール下地のエツチ
ング量が減少するので配線接続歩留りが向上する。さら
に効果としてオーバーエツチング洗体うサイドエツチン
グによるスルーホールの拡大が減少するのでスルーホー
ルエツチング時の・２タンｆ換差の制御性が向上する。
ーエツチング時間の短縮がはかられる。その効果として
はオーバーエツチングに伴５スルーホール下地のエツチ
ング量が減少するので配線接続歩留りが向上する。さら
に効果としてオーバーエツチング洗体うサイドエツチン
グによるスルーホールの拡大が減少するのでスルーホー
ルエツチング時の・２タンｆ換差の制御性が向上する。
これは配線ピッチの微細化に有利である。
Ｍ１図は、本発明のスルーホール構造の一実施例を示す
断面図、第２図（−）〜（ｄ）は、第１図に示したスル
ーホールの製造方法の一実施例を工程順に示す断面図、
第３図（ａ）〜（ｂ）は従来のスルーホールの製造方法
の一例を工程順に示す断面図である。 １・・・半導体デバイスを集積してなる基板、２・・・
絶縁ｋ、３・・・最上部絶縁膜の表面、４，５．６・・
・スルーホール、７，８．９・・・電極、１０，１１゜
１２・・・電極の露出部分、１３・・・ホトレジスト、
２０・・・絶縁膜、３θ・・・絶縁Ｐａ２０とは組成の
異なる絶縁膜、４０・・・絶縁膜３０とは組成の異なる
絶縁膜。 出願人代理人 弁理士 鈴 江 武 彦第２ 図
断面図、第２図（−）〜（ｄ）は、第１図に示したスル
ーホールの製造方法の一実施例を工程順に示す断面図、
第３図（ａ）〜（ｂ）は従来のスルーホールの製造方法
の一例を工程順に示す断面図である。 １・・・半導体デバイスを集積してなる基板、２・・・
絶縁ｋ、３・・・最上部絶縁膜の表面、４，５．６・・
・スルーホール、７，８．９・・・電極、１０，１１゜
１２・・・電極の露出部分、１３・・・ホトレジスト、
２０・・・絶縁膜、３θ・・・絶縁Ｐａ２０とは組成の
異なる絶縁膜、４０・・・絶縁膜３０とは組成の異なる
絶縁膜。 出願人代理人 弁理士 鈴 江 武 彦第２ 図
Claims (2)
- （１）基板表面には導電性層または不純物拡散領域が形
成されてなり、該表面上に第１の絶縁性層と第１の絶縁
性層上に第１の絶縁性層とは異なる材料からなる第２の
絶縁性層と第２の絶縁性層上に第２の絶縁性層とは異な
る材料からなる第３の絶縁性層が積層して絶縁膜層をな
し、該絶縁膜層にスルーホールが形成されてなることを
特徴とするスルーホール構造。 - （２）基板表面には導電性層または不純物拡散領域が形
成されてなり、該表面上に第１の絶縁性層と第１の絶縁
性層上に第１の絶縁性層とは異なる材料からなる第２の
絶縁性層と第２の絶縁性層上に第２の絶縁性層とは異な
る材料からなる第３の絶縁性層が積層して絶縁膜層をな
し、該絶縁膜層にスルーホールが形成されてなるスルー
ホールの製造方法において、ホトレジストをマスクにし
て第３の絶縁性層をエッチングする第１の工程と第２の
絶縁性層をエッチングする第２の工程と第１の絶縁性層
をエッチングする第３の工程とよりなり、第１の工程と
第２の工程の少なくとも一方において当該絶縁性層のエ
ッチングレートが下地絶縁性層のエッチングレートより
大きいことを特徴とするスルーホールの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10039388A JPH01272121A (ja) | 1988-04-25 | 1988-04-25 | スルーホール構造とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10039388A JPH01272121A (ja) | 1988-04-25 | 1988-04-25 | スルーホール構造とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01272121A true JPH01272121A (ja) | 1989-10-31 |
Family
ID=14272746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10039388A Pending JPH01272121A (ja) | 1988-04-25 | 1988-04-25 | スルーホール構造とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01272121A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661084A (en) * | 1996-10-04 | 1997-08-26 | Taiwan Semiconductor Manufacturing Company, Ltd | Method for contact profile improvement |
| US6071832A (en) * | 1996-03-25 | 2000-06-06 | Nec Corporation | Method for manufacturing a reliable semiconductor device using ECR-CVD and implanting hydrogen ions into an active region |
| US6396078B1 (en) | 1995-06-20 | 2002-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with a tapered hole formed using multiple layers with different etching rates |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59168640A (ja) * | 1983-03-15 | 1984-09-22 | Nec Corp | 半導体装置の製造方法 |
| JPS607737A (ja) * | 1983-06-27 | 1985-01-16 | Nec Corp | 半導体装置の製造方法 |
-
1988
- 1988-04-25 JP JP10039388A patent/JPH01272121A/ja active Pending
Patent Citations (2)
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