JPH01272229A - Ｃｍｏｓ入力回路 - Google Patents
Ｃｍｏｓ入力回路Info
- Publication number
- JPH01272229A JPH01272229A JP62185901A JP18590187A JPH01272229A JP H01272229 A JPH01272229 A JP H01272229A JP 62185901 A JP62185901 A JP 62185901A JP 18590187 A JP18590187 A JP 18590187A JP H01272229 A JPH01272229 A JP H01272229A
- Authority
- JP
- Japan
- Prior art keywords
- input
- terminal
- circuit
- potential
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000002411 adverse Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明はデジタル回路等の入力部に用いられるＣＭＯ３
構成の入力回路に関する。
構成の入力回路に関する。
従来、この種のＣＭＯＳ入力回路は、第３図および第４
図に示すように、入力端子４９に入力する信号を受ける
、ＰＭＯＳＭＯＳトランジスタＰ５ＯＳトランジスタＮ
５とからなるＣＭＯＳインバータ５１と、電源４７に接
続された電源端子４８と接地端子５０と、入力端子４９
の電位が不定となったときに後段の回路に悪影響をおよ
ぼさないように入力信号のレベルを固定するためのプル
ダウン抵抗５２あるいはプルアップ抵抗５３とから構成
されていた。
図に示すように、入力端子４９に入力する信号を受ける
、ＰＭＯＳＭＯＳトランジスタＰ５ＯＳトランジスタＮ
５とからなるＣＭＯＳインバータ５１と、電源４７に接
続された電源端子４８と接地端子５０と、入力端子４９
の電位が不定となったときに後段の回路に悪影響をおよ
ぼさないように入力信号のレベルを固定するためのプル
ダウン抵抗５２あるいはプルアップ抵抗５３とから構成
されていた。
上述した従来のＣＭＯＳ入力回路は、各入力端子ごとに
プルアップ抵抗またはプルダウン抵抗が必要であるため
、半導体チップにこの回路を集積する場合に、チップ面
積の増加および価格の上昇を招き、また、プルアップ抵
抗、プルダウン抵抗の存在により入力インピーダンスが
低下し、入力端子に信号を入力した場合に入力端子が流
れ、消費電流が増大するという欠点がある。
プルアップ抵抗またはプルダウン抵抗が必要であるため
、半導体チップにこの回路を集積する場合に、チップ面
積の増加および価格の上昇を招き、また、プルアップ抵
抗、プルダウン抵抗の存在により入力インピーダンスが
低下し、入力端子に信号を入力した場合に入力端子が流
れ、消費電流が増大するという欠点がある。
本発明のＣＭＯＳ入力回路は、
入力端子と、
入力端子の入力信号の電圧レベルが不定となる状態が発
生した場合に、これに対応して出力される制御信号が入
力する制御端子と、 第１導電型のＭＯＳトランジスタと第２導電型のＭｏ３
トランジスタとからなり、前記入力端子に加えられる入
力信号の電圧レベルを反転して出力するＣＭＯＳインバ
ータと、 前記第１導電型のＭＯＳトランジスタと第２導電型のＭ
ＯＳトランジスタとの間にソース・ドレイン経路が介在
し、前記制御端子に制御信号が入力すると、これに対応
して非導通となる第１のＭＯＳトランジスタと、 所定の直流電位と前記ＣＭＯＳインバータの出力端との
間にソース・ドレイン経路が介在し、前記制御端子に制
御信号が入力すると、導通する第２のＭＯＳトランジス
タとを有している。
生した場合に、これに対応して出力される制御信号が入
力する制御端子と、 第１導電型のＭＯＳトランジスタと第２導電型のＭｏ３
トランジスタとからなり、前記入力端子に加えられる入
力信号の電圧レベルを反転して出力するＣＭＯＳインバ
ータと、 前記第１導電型のＭＯＳトランジスタと第２導電型のＭ
ＯＳトランジスタとの間にソース・ドレイン経路が介在
し、前記制御端子に制御信号が入力すると、これに対応
して非導通となる第１のＭＯＳトランジスタと、 所定の直流電位と前記ＣＭＯＳインバータの出力端との
間にソース・ドレイン経路が介在し、前記制御端子に制
御信号が入力すると、導通する第２のＭＯＳトランジス
タとを有している。
（作用〕
入力端子の電圧レベルが不定となると、制御信号によっ
て第２のＭＯＳトランジスタがオンし、ＣＭＯＳインバ
ータの出力端の電位を所定の電位レベルに固定するとと
もに、第１のＭＯＳトランジスタがオフして、不要な貫
通電流が流れるのを防止することにより、次段の回路に
悪影響をおよぼすことを防止でき、また、消費電流の増
大も防止することができる。
て第２のＭＯＳトランジスタがオンし、ＣＭＯＳインバ
ータの出力端の電位を所定の電位レベルに固定するとと
もに、第１のＭＯＳトランジスタがオフして、不要な貫
通電流が流れるのを防止することにより、次段の回路に
悪影響をおよぼすことを防止でき、また、消費電流の増
大も防止することができる。
次に、本発明の、実施例について図面を参照して説明す
る。
る。
第１図は本発明のＣＭＯＳ入力回路の一実施例の回路図
である。
である。
本実施例のＣＭＯＳ入力回路１４は、前段回路１の出力
段ＣＭＯＳインバータ２の出力信号が入力される入力端
子１１と、接地端子１２と、入力端子１１にゲートが共
通に接続され、ＣＭＯＳインバータを構成するＰＭＯＳ
トランジスタＰ２とＮＭＯＳトランジスタＮ３と、制御
信号が入力される制御端子１０と、制御端子１０にゲー
トが接続されたエンハンスメント型ＰＭＯＳトランジス
タＰ３およびエンハンスメント型ＮＭＯ５トランジスタ
Ｎ２と、電源端子９とからなっている。
段ＣＭＯＳインバータ２の出力信号が入力される入力端
子１１と、接地端子１２と、入力端子１１にゲートが共
通に接続され、ＣＭＯＳインバータを構成するＰＭＯＳ
トランジスタＰ２とＮＭＯＳトランジスタＮ３と、制御
信号が入力される制御端子１０と、制御端子１０にゲー
トが接続されたエンハンスメント型ＰＭＯＳトランジス
タＰ３およびエンハンスメント型ＮＭＯ５トランジスタ
Ｎ２と、電源端子９とからなっている。
また、前段回路１の電源端子６およびＣＭＯＳ入力回路
１４の制御端子１０には、電源５がスイッチ６、ライン
Ｌ１を介して接続されており、ラインＬ１とグランド間
にはプルダウン抵抗４が接続されている。また、ＣＭＯ
Ｓ入力回路１４の電源端子９には電源５が直接に接続さ
れており、電源電圧が常に供給されている。
１４の制御端子１０には、電源５がスイッチ６、ライン
Ｌ１を介して接続されており、ラインＬ１とグランド間
にはプルダウン抵抗４が接続されている。また、ＣＭＯ
Ｓ入力回路１４の電源端子９には電源５が直接に接続さ
れており、電源電圧が常に供給されている。
次に、本実施例の動作を説明する。
スイッチ３が閉じられており、前段回路１の電源端子６
に電源電圧が供給されていると、前段回路１は所定の信
号処理動作を行ない、出力段ＣＭＯＳインバータ２から
ＣＭＯＳ入力回路１４の入力端子１１へ出力信号を送出
する。このとき、ＣＭＯＳ入力回路１４の制御端子ｌＯ
には、ラインＬｌを介して電源電圧が印加されているの
で、ＰＭＯＳトランジスタＰ３はオフし、ＮＭＯＳトラ
ンジスタＮ２はオンしている。入力端子１１に入力され
た前段回路１からの信号は、ＰＭＯＳトランジスタＰ２
とＮＭＯＳトランジスタＮ２とで構成されたＣＭＯＳイ
ンバータでレベル反転され、出力端１３から次段の回路
（不図示）へ出力される。次に、消費電力の低減めため
に、−時的にスイッチ３が開かれて前段回路１への電源
電圧供給が停止されると、出力端子７の電圧レベルは不
定となり、ＣＭＯＳ入力回路１４の入力端子１１の電圧
レベルも不定となる。このとき、ラインＬ１の電位は、
プルダウン抵抗４の存在によりグランドレベルとなり、
ＣＭＯＳ入力回路１４の制御端子ｌＯの電位もグランド
レベルとなる。すると、ＰＭＯＳトランジスタＰ３がオ
ンし、出力ｉ１３の電位を強制的にハイレベルに固定す
るとともに、ＮＭＯＳトランジスタＮ２がオフして、電
源とグランド間の電流経路を完全に遮断して、不要な貫
通電流が流れるのを防止する。
に電源電圧が供給されていると、前段回路１は所定の信
号処理動作を行ない、出力段ＣＭＯＳインバータ２から
ＣＭＯＳ入力回路１４の入力端子１１へ出力信号を送出
する。このとき、ＣＭＯＳ入力回路１４の制御端子ｌＯ
には、ラインＬｌを介して電源電圧が印加されているの
で、ＰＭＯＳトランジスタＰ３はオフし、ＮＭＯＳトラ
ンジスタＮ２はオンしている。入力端子１１に入力され
た前段回路１からの信号は、ＰＭＯＳトランジスタＰ２
とＮＭＯＳトランジスタＮ２とで構成されたＣＭＯＳイ
ンバータでレベル反転され、出力端１３から次段の回路
（不図示）へ出力される。次に、消費電力の低減めため
に、−時的にスイッチ３が開かれて前段回路１への電源
電圧供給が停止されると、出力端子７の電圧レベルは不
定となり、ＣＭＯＳ入力回路１４の入力端子１１の電圧
レベルも不定となる。このとき、ラインＬ１の電位は、
プルダウン抵抗４の存在によりグランドレベルとなり、
ＣＭＯＳ入力回路１４の制御端子ｌＯの電位もグランド
レベルとなる。すると、ＰＭＯＳトランジスタＰ３がオ
ンし、出力ｉ１３の電位を強制的にハイレベルに固定す
るとともに、ＮＭＯＳトランジスタＮ２がオフして、電
源とグランド間の電流経路を完全に遮断して、不要な貫
通電流が流れるのを防止する。
このように、入力端子１１の電圧レベルが不定となって
も、ＰＭＯＳトランジスタＰ３により、出力端１３の電
位をハイレベルに固定するので、次段の回路に悪影響を
およぼすことが防止され、また、ＮＭＯＳトランジスタ
Ｎ２のオフによって貫通電流が流れることが防止される
。
も、ＰＭＯＳトランジスタＰ３により、出力端１３の電
位をハイレベルに固定するので、次段の回路に悪影響を
およぼすことが防止され、また、ＮＭＯＳトランジスタ
Ｎ２のオフによって貫通電流が流れることが防止される
。
第２図は本発明の他の実施例の回路図である。
本実施例のＣＭＯＳ入力回路１８は、第１図に示される
入力回路（第２図では、２入力ナンドゲートとして表わ
している）を複数設け、各２入力ナンドゲート３４〜３
６に、エミッタ接地バイポーラ出力段トランジスタ２０
と負荷抵抗１９を具備する前段回路１５〜１７の出力信
号を入力するようにし、また、一方が開路となるときは
他方が閉路となる連動スイッチ２６．２７を設けたもの
である。なお、ＣＭＯＳ入力回路１８の電源端子５３に
は、電源３８から電源電圧が供給されており、端子５４
は接地されている。
入力回路（第２図では、２入力ナンドゲートとして表わ
している）を複数設け、各２入力ナンドゲート３４〜３
６に、エミッタ接地バイポーラ出力段トランジスタ２０
と負荷抵抗１９を具備する前段回路１５〜１７の出力信
号を入力するようにし、また、一方が開路となるときは
他方が閉路となる連動スイッチ２６．２７を設けたもの
である。なお、ＣＭＯＳ入力回路１８の電源端子５３に
は、電源３８から電源電圧が供給されており、端子５４
は接地されている。
スイッチ２６が閉じている場合には、前段回路１５〜１
７の各入力端子２３に入力される信号が、端子２５を介
してエミッタが接地されたＮＰＮトランジスタ２０によ
りレベル反転され、各出力端子２４からＣＭＯＳ入力回
路１８の入力端子３０．３１．３２へ出力される。この
とき、制御端子２９の電圧レベルは電源２８のレベルと
なっており、２入力ナンドゲート３４〜３６は、入力信
号に対応した出力信号を次段の回路（不図示）に送出す
る。一方、スイッチ２６が開かれると、これに連動して
スイッチ２７が閉じ、制御端子２９の電圧レベルはグラ
ンドレベルとなる。すると、２入力ナンドゲート３４〜
３６の出力は、入力信号の状態に関係なく、−律にハイ
レベルに固定され、次段の回路の誤動作等が防止される
。
７の各入力端子２３に入力される信号が、端子２５を介
してエミッタが接地されたＮＰＮトランジスタ２０によ
りレベル反転され、各出力端子２４からＣＭＯＳ入力回
路１８の入力端子３０．３１．３２へ出力される。この
とき、制御端子２９の電圧レベルは電源２８のレベルと
なっており、２入力ナンドゲート３４〜３６は、入力信
号に対応した出力信号を次段の回路（不図示）に送出す
る。一方、スイッチ２６が開かれると、これに連動して
スイッチ２７が閉じ、制御端子２９の電圧レベルはグラ
ンドレベルとなる。すると、２入力ナンドゲート３４〜
３６の出力は、入力信号の状態に関係なく、−律にハイ
レベルに固定され、次段の回路の誤動作等が防止される
。
以上説明したように本発明は、ＣＭＯ３人カ回路の入力
レベルが不定状態となワたときに、制御信号により、Ｃ
ＭＯＳインバータの出方端に接続されたＭＯＳトランジ
スタをオンさせて出力端の電位を所定レベルに固定する
とともに、ＣＭＯＳインバータを構成する相補トランジ
スタ間にソース・ドレイン経路が介在するＭＯＳトラン
ジスタをオフさせることにより、次段の回路に悪影響が
およぶこと、および不要な貫通電流が流れることを防止
できるという効果がある。
レベルが不定状態となワたときに、制御信号により、Ｃ
ＭＯＳインバータの出方端に接続されたＭＯＳトランジ
スタをオンさせて出力端の電位を所定レベルに固定する
とともに、ＣＭＯＳインバータを構成する相補トランジ
スタ間にソース・ドレイン経路が介在するＭＯＳトラン
ジスタをオフさせることにより、次段の回路に悪影響が
およぶこと、および不要な貫通電流が流れることを防止
できるという効果がある。
第１図は本発明のＣＭＯ５入力回路の一実施例の回路図
、第２図は本発明の他の実施例の回路図、第３図および
第４図は従来例の回路図である。 １．１５，１６．１７ ・・・前段回路、２・・・ＣＭ
ＯＳインバータ、 ３、２６．２７ ・・・スイッチ、 ４・・・プルダウン抵抗、 ５、２８．３８ ・・・電源、 ６、９．２２．５３・・・電源端子、 ７・・・出力端子、 ８、１２，２５．５４ ・・・接地端子、１０、２９・
・・制御端子、 １１、２３，３０，３１．３２ ・・・入力端子、１３
・・・出力端、 １４．１８−−−ＣＭＯ３入力回路、 ３４．３５．３６・・・２入力ナンドゲート、Ｐ２．Ｐ
３ ・・・ＰＭＯＳトランジスタ、Ｎ２ 、Ｎ３ −
−−ＮＭＯＳトランジスタ、Ｌｌ ・・・ライン。
、第２図は本発明の他の実施例の回路図、第３図および
第４図は従来例の回路図である。 １．１５，１６．１７ ・・・前段回路、２・・・ＣＭ
ＯＳインバータ、 ３、２６．２７ ・・・スイッチ、 ４・・・プルダウン抵抗、 ５、２８．３８ ・・・電源、 ６、９．２２．５３・・・電源端子、 ７・・・出力端子、 ８、１２，２５．５４ ・・・接地端子、１０、２９・
・・制御端子、 １１、２３，３０，３１．３２ ・・・入力端子、１３
・・・出力端、 １４．１８−−−ＣＭＯ３入力回路、 ３４．３５．３６・・・２入力ナンドゲート、Ｐ２．Ｐ
３ ・・・ＰＭＯＳトランジスタ、Ｎ２ 、Ｎ３ −
−−ＮＭＯＳトランジスタ、Ｌｌ ・・・ライン。
Claims (1)
- 【特許請求の範囲】 入力端子と、 入力端子の入力信号の電圧レベルが不定となる状態が発
生した場合に、これに対応して出力される制御信号が入
力する制御端子と、 第１導電型のＭＯＳトランジスタと第２導電型のＭＯＳ
トランジスタとからなり、前記入力端子に加えられる入
力信号の電圧レベルを反転して出力するＣＭＯＳインバ
ータと、 前記第１導電型のＭＯＳトランジスタと第２導電型のＭ
ＯＳトランジスタとの間にソース・ドレイン経路が介在
し、前記制御端子に制御信号が入力すると、これに対応
して非導通となる第１のＭＯＳトランジスタと、 所定の直流電位と前記ＣＭＯＳインバータの出力端との
間にソース・ドレイン経路が介在し、前記制御端子に制
御信号が入力すると、導通する第２のＭＯＳトランジス
タとを有するＣＭＯＳ入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62185901A JPH01272229A (ja) | 1987-07-24 | 1987-07-24 | Ｃｍｏｓ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62185901A JPH01272229A (ja) | 1987-07-24 | 1987-07-24 | Ｃｍｏｓ入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01272229A true JPH01272229A (ja) | 1989-10-31 |
Family
ID=16178862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62185901A Pending JPH01272229A (ja) | 1987-07-24 | 1987-07-24 | Ｃｍｏｓ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01272229A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456113B2 (en) | 2000-04-24 | 2002-09-24 | Nec Corporation | Scan flip-flop circuit having scan logic output terminal dedicated to scan test |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55158739A (en) * | 1979-05-17 | 1980-12-10 | Rca Corp | Integrated circuit |
| JPS60182217A (ja) * | 1984-02-29 | 1985-09-17 | Toshiba Corp | 信号入力回路 |
| JPS60224326A (ja) * | 1984-04-23 | 1985-11-08 | Nec Corp | Ｃｍｏｓ外部入力回路 |
-
1987
- 1987-07-24 JP JP62185901A patent/JPH01272229A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55158739A (en) * | 1979-05-17 | 1980-12-10 | Rca Corp | Integrated circuit |
| JPS60182217A (ja) * | 1984-02-29 | 1985-09-17 | Toshiba Corp | 信号入力回路 |
| JPS60224326A (ja) * | 1984-04-23 | 1985-11-08 | Nec Corp | Ｃｍｏｓ外部入力回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456113B2 (en) | 2000-04-24 | 2002-09-24 | Nec Corporation | Scan flip-flop circuit having scan logic output terminal dedicated to scan test |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08111636A (ja) | プッシュプル出力ドライバ回路 | |
| JP3415347B2 (ja) | マイクロコンピュータの動作モード設定用入力回路 | |
| US5254885A (en) | Bi-CMOS logic circuit with feedback | |
| KR970031348A (ko) | 배타적 오아/노아게이트 회로 | |
| JP2001211064A (ja) | 出力回路 | |
| JPH01272229A (ja) | Ｃｍｏｓ入力回路 | |
| JP3779486B2 (ja) | 半導体集積回路 | |
| JP2833073B2 (ja) | 出力バッファ回路 | |
| JP3620975B2 (ja) | 半導体装置 | |
| JPH09161486A (ja) | 半導体集積回路装置 | |
| KR100223827B1 (ko) | 프로그래머블 출력버퍼회로 | |
| JPH05191258A (ja) | Ｃｍｏｓ出力回路 | |
| JPH0581874A (ja) | 出力バツフア回路 | |
| JP2982313B2 (ja) | 出力バッファ回路 | |
| JP2595074B2 (ja) | 半導体集積回路装置 | |
| JPH03123219A (ja) | 半導体集積回路 | |
| JP3939041B2 (ja) | Ｃｍｏｓバッファ回路 | |
| JPH07154236A (ja) | 半導体集積回路装置 | |
| JPH02254816A (ja) | 貫通電流防止型出力回路 | |
| JPS61173518A (ja) | 信号断検出回路 | |
| JPH04326815A (ja) | トライステートバッファ回路 | |
| JPH011327A (ja) | 論理和回路装置 | |
| JPH02141853A (ja) | 入出力回路 | |
| JPH05160706A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JPS5983420A (ja) | 測定信号出力方法 |