JPH07154236A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH07154236A JPH07154236A JP5298794A JP29879493A JPH07154236A JP H07154236 A JPH07154236 A JP H07154236A JP 5298794 A JP5298794 A JP 5298794A JP 29879493 A JP29879493 A JP 29879493A JP H07154236 A JPH07154236 A JP H07154236A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000001514 detection method Methods 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 3
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】マスタースライス型の半導体集積回路装置にお
いて、内部バスのフロート防止回路を設け、消費電力を
減少させる。 【構成】内部バス６０のフロート防止回路を、インバー
タ３１と、内部バス６０に有効な信号を出力する複数の
３−ステートゲート１０，１１および１２が、全てハイ
インピーダンス状態の時のみ出力状態となるよう制御さ
れたクロックドインバータ４０で構成される。これによ
り、フロート防止のプルアップ抵抗を必要とせず、消費
電力を減少できる。
いて、内部バスのフロート防止回路を設け、消費電力を
減少させる。 【構成】内部バス６０のフロート防止回路を、インバー
タ３１と、内部バス６０に有効な信号を出力する複数の
３−ステートゲート１０，１１および１２が、全てハイ
インピーダンス状態の時のみ出力状態となるよう制御さ
れたクロックドインバータ４０で構成される。これによ
り、フロート防止のプルアップ抵抗を必要とせず、消費
電力を減少できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に内部に複数の３−ステートゲートの出力が１本
の信号線に接続された内部バスを有するマスタースライ
ス型の半導体集積回路装置に関する。
し、特に内部に複数の３−ステートゲートの出力が１本
の信号線に接続された内部バスを有するマスタースライ
ス型の半導体集積回路装置に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置の内部バス
は、図２にその１例（特開昭６３−８４３１６号公報）
が示されるように、内部バス６０の信号はバッファゲー
ト５０および５１に入力される。また、制御信号２０，
２１および２２でそれぞれ出力状態を制御される３−ス
テートゲータ１０，１１および１２の出力が、いずれも
内部バス６０に出力される。また、Ｐチャネル型ＭＯＳ
トランジスタ４１１のソースを電源ＶＤＤに、ドレイン
を内部バス６０に、ゲートをグランドに接続している。
ここで、ＰＭＯＳトランジスタ４１１のオン抵抗は、他
のトランジスタより充分高いインピーダンスを有するよ
うに設定する。この場合、ＰＭＯＳトランジスタ４１１
は、プルアップ抵抗として動作する。
は、図２にその１例（特開昭６３−８４３１６号公報）
が示されるように、内部バス６０の信号はバッファゲー
ト５０および５１に入力される。また、制御信号２０，
２１および２２でそれぞれ出力状態を制御される３−ス
テートゲータ１０，１１および１２の出力が、いずれも
内部バス６０に出力される。また、Ｐチャネル型ＭＯＳ
トランジスタ４１１のソースを電源ＶＤＤに、ドレイン
を内部バス６０に、ゲートをグランドに接続している。
ここで、ＰＭＯＳトランジスタ４１１のオン抵抗は、他
のトランジスタより充分高いインピーダンスを有するよ
うに設定する。この場合、ＰＭＯＳトランジスタ４１１
は、プルアップ抵抗として動作する。
【０００３】ここで、制御信号２０，２１および２２
は、全てロウレベルかまたは唯一ハイレベルになるよう
に制御されている。すなわち、３−ステートゲート１
０，１１および１２の出力は、全てハイインピーダンス
状態またはどれか唯一出力状態にあるように制御されて
いる。３−ステートゲータ１０，１１および１２のうち
のどれか唯一出力状態にあるとき、その出力状態にある
３−ステートゲータから出力される信号は、内部バス６
０を経由して、バッファゲート５０および５１に入力さ
れる。唯一出力状態にある３−ステートゲートの出力が
ハイレベルの場合、ＰＭＯＳトランジスタ４１１で構成
されるプルアップ抵抗と内部バス６０との間に電位差は
なく、内部バス６０はハイレベルで、ＰＭＯＳトランジ
スタ４１１には、電流は流れない。唯一出力状態にある
３−ステートゲータの出力がロウレベルの場合、ＰＭＯ
Ｓトランジスタ４１１で構成されるプルアップ抵抗と内
部バス６０との間に電位差が生じ、ＰＭＯＳトランジス
タ４１１には電流が流れるが、ＰＭＯＳトランジスタ４
１１のオン抵抗を、他のトランジスタより充分高いイン
ピーダンスに設定しているため、内部バス６０はロウレ
ベルに安定する。
は、全てロウレベルかまたは唯一ハイレベルになるよう
に制御されている。すなわち、３−ステートゲート１
０，１１および１２の出力は、全てハイインピーダンス
状態またはどれか唯一出力状態にあるように制御されて
いる。３−ステートゲータ１０，１１および１２のうち
のどれか唯一出力状態にあるとき、その出力状態にある
３−ステートゲータから出力される信号は、内部バス６
０を経由して、バッファゲート５０および５１に入力さ
れる。唯一出力状態にある３−ステートゲートの出力が
ハイレベルの場合、ＰＭＯＳトランジスタ４１１で構成
されるプルアップ抵抗と内部バス６０との間に電位差は
なく、内部バス６０はハイレベルで、ＰＭＯＳトランジ
スタ４１１には、電流は流れない。唯一出力状態にある
３−ステートゲータの出力がロウレベルの場合、ＰＭＯ
Ｓトランジスタ４１１で構成されるプルアップ抵抗と内
部バス６０との間に電位差が生じ、ＰＭＯＳトランジス
タ４１１には電流が流れるが、ＰＭＯＳトランジスタ４
１１のオン抵抗を、他のトランジスタより充分高いイン
ピーダンスに設定しているため、内部バス６０はロウレ
ベルに安定する。
【０００４】３−ステートゲート１０，１１および１２
の出力が全てハイインピーダンス状態の時は、ＰＭＯＳ
トランジスタ４１１が、内部バス６０を、ハイレベルに
チャージする。ＰＭＯＳトランジスタ４１１が、内部バ
ス６０をハイレベルにチャージした後は、内部バス６０
のレベルはハイレベルに安定し、ＰＭＯＳトランジスタ
４１１には、電流が流れない。尚、前記１例に示された
第１図のうち入力回路のみ省略して、図２に示してい
る。
の出力が全てハイインピーダンス状態の時は、ＰＭＯＳ
トランジスタ４１１が、内部バス６０を、ハイレベルに
チャージする。ＰＭＯＳトランジスタ４１１が、内部バ
ス６０をハイレベルにチャージした後は、内部バス６０
のレベルはハイレベルに安定し、ＰＭＯＳトランジスタ
４１１には、電流が流れない。尚、前記１例に示された
第１図のうち入力回路のみ省略して、図２に示してい
る。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置では、内部バス６０に接続される複数の３
−ステートゲート１０，１１，１２のうちのどれか唯一
出力状態にあり、その出力レベルがロウレベルの時、プ
ルアップ抵抗として動作するＰＭＯＳトランジスタに電
流が流れる。そのための消費電力が大きくなるという欠
点がある。
集積回路装置では、内部バス６０に接続される複数の３
−ステートゲート１０，１１，１２のうちのどれか唯一
出力状態にあり、その出力レベルがロウレベルの時、プ
ルアップ抵抗として動作するＰＭＯＳトランジスタに電
流が流れる。そのための消費電力が大きくなるという欠
点がある。
【０００６】本発明の目的は、前記欠点を解決し、消費
電力を低減した半導体集積回路装置を提供することにあ
る。
電力を低減した半導体集積回路装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明の構成は、複数の
第１の３−ステートゲートの各出力が１本の信号線に接
続された内部バスを備えた半導体集積回路装置におい
て、入力が前記内部バスに接続されかつ出力が前記内部
バスに接続されるラッチ回路と、前記第１の３−ステー
トゲートの全てがハイインピーダンス状態であることを
検出する検出回路とを設け、前記ラッチ回路には前記検
出回路の出力信号によって制御される第２の３−ステー
トゲートを備えていることを特徴とする。
第１の３−ステートゲートの各出力が１本の信号線に接
続された内部バスを備えた半導体集積回路装置におい
て、入力が前記内部バスに接続されかつ出力が前記内部
バスに接続されるラッチ回路と、前記第１の３−ステー
トゲートの全てがハイインピーダンス状態であることを
検出する検出回路とを設け、前記ラッチ回路には前記検
出回路の出力信号によって制御される第２の３−ステー
トゲートを備えていることを特徴とする。
【０００８】
【実施例】本発明の一実施例を示す回路図の図１を参照
すると、この実施例は、内部バス６０の信号が、バッフ
ァゲート５０および５１とインバータ３１とに入力さ
れ、インバータ３１の出力は、ＰＭＯＳトランジスタ４
１１および４１２が縦列接続され、ＮＭＯＳトランジス
タ４２１および４２２が縦列接続されて構成されるクロ
ックドインバータ４０のＰＭＯＳトランジスタ４１２と
ＮＭＯＳトランジスタ４２１のゲートに入力され、クロ
ックドインバータ４０の出力は内部バス６０に出力され
る。また、制御信号２０，２１および２２でそれぞれの
出力状態を制御される３−ステートゲート１０，１１お
よび１２の出力が、内部バス６０に出力される。さら
に、制御信号２０，２１および２２は、ＮＯＲゲート７
０に入力され、その出力はクロックドインバータ４０内
のＮＭＯＳトランジスタ４２２とインバータ３０とに入
力され、インバータ３０の出力はクロックドインバータ
４０のＰＭＯＳトランジスタ４１１に入力されて構成さ
れる。
すると、この実施例は、内部バス６０の信号が、バッフ
ァゲート５０および５１とインバータ３１とに入力さ
れ、インバータ３１の出力は、ＰＭＯＳトランジスタ４
１１および４１２が縦列接続され、ＮＭＯＳトランジス
タ４２１および４２２が縦列接続されて構成されるクロ
ックドインバータ４０のＰＭＯＳトランジスタ４１２と
ＮＭＯＳトランジスタ４２１のゲートに入力され、クロ
ックドインバータ４０の出力は内部バス６０に出力され
る。また、制御信号２０，２１および２２でそれぞれの
出力状態を制御される３−ステートゲート１０，１１お
よび１２の出力が、内部バス６０に出力される。さら
に、制御信号２０，２１および２２は、ＮＯＲゲート７
０に入力され、その出力はクロックドインバータ４０内
のＮＭＯＳトランジスタ４２２とインバータ３０とに入
力され、インバータ３０の出力はクロックドインバータ
４０のＰＭＯＳトランジスタ４１１に入力されて構成さ
れる。
【０００９】ここで制御信号２０，２１および２２は、
全てロウレベルかまたは唯一ハイレベルになるように制
御されており、すなわち３−ステートゲート１０，１１
および１２の出力は全てハイインピーダンス状態または
どれか唯一出力状態になるように制御されている。ま
た、ＮＯＲゲート７０は、３−ステートゲート１０，１
１および１２が全てハイインピーダンス状態になるのを
検出してハイレベルになる。クロックドインバータ４０
の出力状態は、ＮＯＲゲート７０とインバータ３０とで
制御されており、ＮＯＲゲート７０がハイレベルでイン
バータ３０がロウレベル、すなわち３−ステートゲート
１０，１１および１２が全てハイインピーダンス状態の
時に、クロックドインバータ４０は出力状態になり、３
−ステートゲート１０，１１および１２のうちどれか唯
一出力状態の時は、ハイインピーダンス状態になる。す
なわち、クロックドインバータ４０は、第２の３−ステ
ートゲートとして機能する。
全てロウレベルかまたは唯一ハイレベルになるように制
御されており、すなわち３−ステートゲート１０，１１
および１２の出力は全てハイインピーダンス状態または
どれか唯一出力状態になるように制御されている。ま
た、ＮＯＲゲート７０は、３−ステートゲート１０，１
１および１２が全てハイインピーダンス状態になるのを
検出してハイレベルになる。クロックドインバータ４０
の出力状態は、ＮＯＲゲート７０とインバータ３０とで
制御されており、ＮＯＲゲート７０がハイレベルでイン
バータ３０がロウレベル、すなわち３−ステートゲート
１０，１１および１２が全てハイインピーダンス状態の
時に、クロックドインバータ４０は出力状態になり、３
−ステートゲート１０，１１および１２のうちどれか唯
一出力状態の時は、ハイインピーダンス状態になる。す
なわち、クロックドインバータ４０は、第２の３−ステ
ートゲートとして機能する。
【００１０】今、制御信号２０が唯一ハイレベルで、制
御信号２１および２２はロウレベルの場合、３−ステー
トゲート１０が内部バス６０に信号を出力し、３−ステ
ートゲート１１および１２とクロックドインバータ４０
は、ハイインピーダンス状態にある。その、３−ステー
トゲート１０から出力される信号が、内部バス６０を経
由してインバータ３１に入力され、信号が反転されクロ
ックドインバータ４０に入力されるが、クロックドイン
バータ４０で信号は遮断される。従って、バッファゲー
ト５０および５１には、３−ステートゲータ１０から出
力される信号が入力される。
御信号２１および２２はロウレベルの場合、３−ステー
トゲート１０が内部バス６０に信号を出力し、３−ステ
ートゲート１１および１２とクロックドインバータ４０
は、ハイインピーダンス状態にある。その、３−ステー
トゲート１０から出力される信号が、内部バス６０を経
由してインバータ３１に入力され、信号が反転されクロ
ックドインバータ４０に入力されるが、クロックドイン
バータ４０で信号は遮断される。従って、バッファゲー
ト５０および５１には、３−ステートゲータ１０から出
力される信号が入力される。
【００１１】次に、制御信号２０がロウレベルになり、
３−ステートゲート１０が、ハイインピーダンス状態に
なった場合、クロックドインバータ４０は出力状態とな
り、インバータ３１の出力を反転して内部バス６０に出
力する。この時、インバータ３１とクロックドインバー
タ４０は、ラッチの機能を有し信号を保持していて、内
部バス６０がフロートするのを防止している。そのた
め、バッファゲート５０および５１には安定した信号が
入力される。
３−ステートゲート１０が、ハイインピーダンス状態に
なった場合、クロックドインバータ４０は出力状態とな
り、インバータ３１の出力を反転して内部バス６０に出
力する。この時、インバータ３１とクロックドインバー
タ４０は、ラッチの機能を有し信号を保持していて、内
部バス６０がフロートするのを防止している。そのた
め、バッファゲート５０および５１には安定した信号が
入力される。
【００１２】次に、制御信号２０，２１および２２のう
ちどれかの制御信号か唯一ハイレベルになった場合、該
当する３−ステートゲートが出力状態となり、またクロ
ックドインバータ４０はハイインピーダンス状態とな
り、内部バス６０での信号の衝突は起こらず、該当する
３−ステートゲートの信号が出力され、バッファゲート
５０および５１は安定した信号が入力される。
ちどれかの制御信号か唯一ハイレベルになった場合、該
当する３−ステートゲートが出力状態となり、またクロ
ックドインバータ４０はハイインピーダンス状態とな
り、内部バス６０での信号の衝突は起こらず、該当する
３−ステートゲートの信号が出力され、バッファゲート
５０および５１は安定した信号が入力される。
【００１３】また、制御信号２０，２１および２２のう
ちどれかの制御信号か唯一ハイレベルで、該当する３−
ステートゲートが出力状態で、内部バス６０に信号を出
力している時、該当する３−ステートゲートの信号がロ
ウレベルからハイレベル、またはハイレベルからロウレ
レブに変化した場合、クロックドインバータ４０はハイ
インピーダンス状態にあり、内部バス６０での信号の衝
突は起こらず、安定した信号をバッファゲート５０およ
び５１に入力する。
ちどれかの制御信号か唯一ハイレベルで、該当する３−
ステートゲートが出力状態で、内部バス６０に信号を出
力している時、該当する３−ステートゲートの信号がロ
ウレベルからハイレベル、またはハイレベルからロウレ
レブに変化した場合、クロックドインバータ４０はハイ
インピーダンス状態にあり、内部バス６０での信号の衝
突は起こらず、安定した信号をバッファゲート５０およ
び５１に入力する。
【００１４】
【発明の効果】以上説明したように、本発明は、従来例
のようにプルアップ抵抗のためのＰＭＯＳトランジスタ
を必要としないので、プルアップ抵抗のためのＰＭＯＳ
トランジスタに電流が流れることはなく、またどのよう
な状態においても定常的に流れる電流の経路はないの
で、消費電力を小さくできるという効果がある。
のようにプルアップ抵抗のためのＰＭＯＳトランジスタ
を必要としないので、プルアップ抵抗のためのＰＭＯＳ
トランジスタに電流が流れることはなく、またどのよう
な状態においても定常的に流れる電流の経路はないの
で、消費電力を小さくできるという効果がある。
【００１５】今、従来のＰＭＯＳトランジスタで構成す
るプルアップ抵抗のインヒーダンスを５０ＫΩとし、電
源電圧を５ボルトとした場合に回路が動作していない状
態で定常的に流れる電流と消費電力を算出する。
るプルアップ抵抗のインヒーダンスを５０ＫΩとし、電
源電圧を５ボルトとした場合に回路が動作していない状
態で定常的に流れる電流と消費電力を算出する。
【００１６】 電流：５（Ｖ）／５０（ＫΩ）＝１００（μＡ） 消費電力：１００（μＡ）×５（Ｖ）＝５００（μＷ） このように、従来例では、５００（μＷ）の消費電力に
対し、本発明では実質的に０（μＷ）である。
対し、本発明では実質的に０（μＷ）である。
【図１】本発明の一実施例の半導体集積回路装置を示す
回路図である。
回路図である。
【図２】従来の内部バスに付加される回路を示す回路図
である。
である。
１０，１１，１２ ３−ステートゲート ２０，２１，２２ 制御信号 ３０，３１ インバータ ４０ クロックドインバータ ４１１，４１２，４１３ ＰＭＯＳトランジスタ ４２１，４２２，４２３ ＮＭＯＳトランジスタ ５０，５１ バッファゲート ６０ 内部バス ７０ ＮＯＲゲート
Claims (1)
- 【請求項１】 複数の第１の３−ステートゲートの各出
力が１本の信号線に接続された内部バスを備えた半導体
集積回路装置において、入力が前記内部バスに接続され
かつ出力が前記内部バスに接続されるラッチ回路と、前
記第１の３−ステートゲートの全てがハイインピーダン
ス状態であることを検出する検出回路とを設け、前記ラ
ッチ回路には前記検出回路の出力信号によって制御され
る第２の３−ステートゲートを備えていることを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5298794A JPH07154236A (ja) | 1993-11-30 | 1993-11-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5298794A JPH07154236A (ja) | 1993-11-30 | 1993-11-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07154236A true JPH07154236A (ja) | 1995-06-16 |
Family
ID=17864310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5298794A Pending JPH07154236A (ja) | 1993-11-30 | 1993-11-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07154236A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008177712A (ja) * | 2007-01-17 | 2008-07-31 | Nec Computertechno Ltd | トライステートバス回路 |
-
1993
- 1993-11-30 JP JP5298794A patent/JPH07154236A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008177712A (ja) * | 2007-01-17 | 2008-07-31 | Nec Computertechno Ltd | トライステートバス回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981208 |