JPH01272232A - 並列型ａｄコンバータの入力回路 - Google Patents
並列型ａｄコンバータの入力回路Info
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- JPH01272232A JPH01272232A JP10014488A JP10014488A JPH01272232A JP H01272232 A JPH01272232 A JP H01272232A JP 10014488 A JP10014488 A JP 10014488A JP 10014488 A JP10014488 A JP 10014488A JP H01272232 A JPH01272232 A JP H01272232A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ信号をディジタル信号に変換するＡＤ
コンバータに関するものであって、さらに詳しく言えば
、高速のＡＤコンバータである並列型ＡＤコンバータの
入力容量を低減する回路に関するものである。
コンバータに関するものであって、さらに詳しく言えば
、高速のＡＤコンバータである並列型ＡＤコンバータの
入力容量を低減する回路に関するものである。
本発明の並列型ＡＤコンバータは、入・カアナログ信号
が供給されている比較器の一方の入力トランジスタのコ
レクタに、電圧利得が１の増幅器を介して入力アナログ
信号を供給する回路手段を付加し、入力アナログ信号が
供給されているベース電極の電圧変動と等しい電圧変動
をコレクタ電極に与えるようにしているため、ベースコ
レクタ間の接合容量による影響を低減している。そのた
め、高いサンプルレートでアナログ信号をディジタル信
号に変換することができるようになる。
が供給されている比較器の一方の入力トランジスタのコ
レクタに、電圧利得が１の増幅器を介して入力アナログ
信号を供給する回路手段を付加し、入力アナログ信号が
供給されているベース電極の電圧変動と等しい電圧変動
をコレクタ電極に与えるようにしているため、ベースコ
レクタ間の接合容量による影響を低減している。そのた
め、高いサンプルレートでアナログ信号をディジタル信
号に変換することができるようになる。
従来の並列型ＡＤコンバータを第３図〜第５図に示す。
第５図に示した並列型ＡＤコンバータの回路側は、入力
信号ＶＩＮを４ ｂ ｉ 、ｔのディジタル信号に変換
するものである。
信号ＶＩＮを４ ｂ ｉ 、ｔのディジタル信号に変換
するものである。
この図において、入力信号ｅｌＮは１６個並列接続され
た比較器ＧＯＭＰ、〜ＣＯＭ Ｐ ｌｂの一方の入力端
子に入力される。比較器ＧＯＭＰＩ〜ＣＯＭ Ｐ ｌｂ
の他方の入力端子には、それぞれ基準電圧Ｖ ｒｅｔが
入力されるが、各比較器ＣＯＭＰＩ −ＣＯＭ Ｐ ＋
ｂの基準電圧は、基準入力電圧Ｖｒｅｆを縦接続され
た抵抗Ｒで分圧して発生されている。
た比較器ＧＯＭＰ、〜ＣＯＭ Ｐ ｌｂの一方の入力端
子に入力される。比較器ＧＯＭＰＩ〜ＣＯＭ Ｐ ｌｂ
の他方の入力端子には、それぞれ基準電圧Ｖ ｒｅｔが
入力されるが、各比較器ＣＯＭＰＩ −ＣＯＭ Ｐ ＋
ｂの基準電圧は、基準入力電圧Ｖｒｅｆを縦接続され
た抵抗Ｒで分圧して発生されている。
比較器ＣＯＭＦ、〜ＣＯＭＰ＋６の１６個の出力（“ｌ
”レベルか“０”ムベルである。）は論理回路りで２進
コードに変換されて、４ｂｉｔのディジタル信号Ｄ１〜
Ｄ４が得られる。
”レベルか“０”ムベルである。）は論理回路りで２進
コードに変換されて、４ｂｉｔのディジタル信号Ｄ１〜
Ｄ４が得られる。
なお、比較器Ｇ ＯＭ Ｐ ｌ−Ｇ ＯＭ Ｐ ｌｂの
出力をエンコーダに入力して、次に論理回路りで２進信
号とする場合もある。
出力をエンコーダに入力して、次に論理回路りで２進信
号とする場合もある。
このような並列型のＡＤコンバータにおいては入力端子
ｅｉｓに、篭列接続された多くの比較器の一方の入力端
子が接続されるため、比較器の各々の入力容量は小さく
ても、入力信号が印加される入力端子ＳＩＮから見た入
力容量は４ビツトのＡＤコンバータで１６倍、８ビツト
のＡＤコンバータでは実に２５６倍と大きくなり、この
ために高速でアナログ信号をディジタル信号に変換する
場合に間通を有している。
ｅｉｓに、篭列接続された多くの比較器の一方の入力端
子が接続されるため、比較器の各々の入力容量は小さく
ても、入力信号が印加される入力端子ＳＩＮから見た入
力容量は４ビツトのＡＤコンバータで１６倍、８ビツト
のＡＤコンバータでは実に２５６倍と大きくなり、この
ために高速でアナログ信号をディジタル信号に変換する
場合に間通を有している。
このことを第３図、第４図を用いで説明する。
第３図、第４図には並列型ＡＤコンバータにおける比較
器の入力部分のみの回路をとり出して示しである。
器の入力部分のみの回路をとり出して示しである。
第３図に示した回路は、エミッタフォロワを入力回路部
分とした回路例を示したものであり、入力信号ｅｌＮは
トランジスタＴｉｔ〜Ｔｎｌのベースにそれぞれ入力さ
れる。トランジスタＴｌｌ〜Ｔ ｎ Ｉはエミッタフォ
ロワを形成しており、そのエミッタ出力が比較器ＣＯＭ
ＰＩ〜ＣＯＭ Ｐ ｎの一方の入力−側となるトランジ
スタＴ１２〜Ｔｎ２のベースにそれぞれ供給される。
分とした回路例を示したものであり、入力信号ｅｌＮは
トランジスタＴｉｔ〜Ｔｎｌのベースにそれぞれ入力さ
れる。トランジスタＴｌｌ〜Ｔ ｎ Ｉはエミッタフォ
ロワを形成しており、そのエミッタ出力が比較器ＣＯＭ
ＰＩ〜ＣＯＭ Ｐ ｎの一方の入力−側となるトランジ
スタＴ１２〜Ｔｎ２のベースにそれぞれ供給される。
比較器の他方の入力側に印加される基準電圧Ｖ ｒ ｅ
ｆ Ｉ〜Ｖｒｅｆｎは、それぞれエミッタフォロワト
ランジスタＴ ｌａ ” Ｔ ｎｓのベース、に印加さ
れ、そのエミッタ出力が、比較器の他方の入力側を構成
しているトランジスタＴ１３〜Ｔｎ３のベースに供給す
れる。
ｆ Ｉ〜Ｖｒｅｆｎは、それぞれエミッタフォロワト
ランジスタＴ ｌａ ” Ｔ ｎｓのベース、に印加さ
れ、そのエミッタ出力が、比較器の他方の入力側を構成
しているトランジスタＴ１３〜Ｔｎ３のベースに供給す
れる。
第３図の回路において、入力端子ｅｌＨから見た入力容
量を求めて見る。エミッタフォロワトランジスタＴ ｌ
ｌ ” Ｔ ｎ ｌのベース・コレクタ間容量をそれ
ぞれＣｊＣとする。
量を求めて見る。エミッタフォロワトランジスタＴ ｌ
ｌ ” Ｔ ｎ ｌのベース・コレクタ間容量をそれ
ぞれＣｊＣとする。
Ｎビットの２進コードを得るコンバータとすると、比較
器の数は２Ｎ個必要となる。また、エミッタフォロワト
ランジスタではミラー効果が発生しないから、入力端子
ｅＩＮから見た容量ＣＩＮは、ＣＩＮ＝ ２”
自 Ｃｊ ｃ −・
−・ ・ ・（１）となる。
器の数は２Ｎ個必要となる。また、エミッタフォロワト
ランジスタではミラー効果が発生しないから、入力端子
ｅＩＮから見た容量ＣＩＮは、ＣＩＮ＝ ２”
自 Ｃｊ ｃ −・
−・ ・ ・（１）となる。
また、第４図は第３図のエミッタフォロワトランジスタ
Ｔｌｌ〜Ｔ ｎ ｌ及びＴ１４〜Ｔｎ４を省略した比較
器の入力回路側が示されている。
Ｔｌｌ〜Ｔ ｎ ｌ及びＴ１４〜Ｔｎ４を省略した比較
器の入力回路側が示されている。
この第４図の回路において入力端子からみた入力容量Ｃ
ＩＮを求めると、ＮビットのＡＤ変換器では、 Ｃ＋Ｎ＝２Ｎｏ（１＋Ｇ）Ｃｊｃ ・・・・・・（２
）但し、ＧはトランジスタＴ＋＋−Ｔｎ＋のゲインであ
る。
ＩＮを求めると、ＮビットのＡＤ変換器では、 Ｃ＋Ｎ＝２Ｎｏ（１＋Ｇ）Ｃｊｃ ・・・・・・（２
）但し、ＧはトランジスタＴ＋＋−Ｔｎ＋のゲインであ
る。
第４図においては、ベース・コレクタ間の容量Ｃ３ｃが
ミラー効果により、（１＋Ｇ）となるため（２）式のよ
うな式となる。
ミラー効果により、（１＋Ｇ）となるため（２）式のよ
うな式となる。
なお、ペースエミッタ間容量や浮遊容量の影響は小さい
ので省略されている。
ので省略されている。
このように、従来の並列ｆｉＡＤ二ンバータにおいては
入力アナログ信号に対する入力容量が変換ビット数Ｎが
大きくなるほど指数関数的に増大し、高速化が困難であ
った。又、従来の回路で高速化を達成するためには、低
インピーダンスで大きな出力が得られる駆動回路が必要
になり電力損失が大きくなるとｌ、ｓう問題があった。
入力アナログ信号に対する入力容量が変換ビット数Ｎが
大きくなるほど指数関数的に増大し、高速化が困難であ
った。又、従来の回路で高速化を達成するためには、低
インピーダンスで大きな出力が得られる駆動回路が必要
になり電力損失が大きくなるとｌ、ｓう問題があった。
本発明はこのような点にかんがみて創案されたもので、
簡単な構成で入力容量を低減し、高速化が可滝になるＡ
Ｄコンバータ回路を提供することを目的としている。
簡単な構成で入力容量を低減し、高速化が可滝になるＡ
Ｄコンバータ回路を提供することを目的としている。
本発明は、入力回路部分のトランジスタのコレクタを、
入力信号の変化と同じように変化させる回路手段を付加
することにより、入力端子から見た見かけ上の入力容量
を減らすようにしたものである。
入力信号の変化と同じように変化させる回路手段を付加
することにより、入力端子から見た見かけ上の入力容量
を減らすようにしたものである。
入力回路部分のトランジスタのベースとコレクタとの電
位が同じように変化すると、ベース・コレクタ間にある
容量Ｃ，ｅが入力アナログ信号に対して見かけ上機能し
なくなり、容量Ｃ，ｅによる影響をな（すごとができる
。
位が同じように変化すると、ベース・コレクタ間にある
容量Ｃ，ｅが入力アナログ信号に対して見かけ上機能し
なくなり、容量Ｃ，ｅによる影響をな（すごとができる
。
第１図に本発明の並列型ＡＤ変換器の入力回路部分の第
１実施例を示す。
１実施例を示す。
第１図において、トランジスタＴＩ２〜Ｔ０２．は比較
器ＣＯＭ Ｐ ｌ” ＣＯＭ Ｐ ｎの入力信号が加わ
る部分を構成し、トランジスタＴ Ｉ ３〜Ｔｎ３は比
較器Ｇ ＯＭ Ｐ ｌ” ＣＯＭ Ｐ ｎの基準電圧Ｖ
ｒｅｆｌ〜Ｖｒｅｆｎが加わる部分を構成している。
器ＣＯＭ Ｐ ｌ” ＣＯＭ Ｐ ｎの入力信号が加わ
る部分を構成し、トランジスタＴ Ｉ ３〜Ｔｎ３は比
較器Ｇ ＯＭ Ｐ ｌ” ＣＯＭ Ｐ ｎの基準電圧Ｖ
ｒｅｆｌ〜Ｖｒｅｆｎが加わる部分を構成している。
トランジスタＴｌｌ〜Ｔ ｎ ｌはエミッタフォロワ回
路となっており、それぞれのベースに入力端子ＩＮに供
給される入力信号が印加されている。トランジスタＴ１
４〜Ｔ、１４もエミッタフォロワ回路であり、それぞれ
のベースに基準電圧Ｖｒｅｆｌ〜Ｖ ｒ ｅ ｆ ｎが
印加されている。
路となっており、それぞれのベースに入力端子ＩＮに供
給される入力信号が印加されている。トランジスタＴ１
４〜Ｔ、１４もエミッタフォロワ回路であり、それぞれ
のベースに基準電圧Ｖｒｅｆｌ〜Ｖ ｒ ｅ ｆ ｎが
印加されている。
なお、実際上は各比較器ＧＯＭＰ＋ −ＧＯＭＰ２の出
力は一点鎖線で示されているように出力用のトランジス
タＴ５．Ｔ６を介して論理回路に入力されることになる
。
力は一点鎖線で示されているように出力用のトランジス
タＴ５．Ｔ６を介して論理回路に入力されることになる
。
アナログ入力側のトランジスタＴ ｌ ｌ ” Ｔ ｎ
ｌのコレクタはトランジスタＴＯ＋のエミッタに接続
されており、トランジスタＴ Ｏ＋は後述するように電
圧利得が１となる増幅器のバッファとして動作させてい
る。
ｌのコレクタはトランジスタＴＯ＋のエミッタに接続
されており、トランジスタＴ Ｏ＋は後述するように電
圧利得が１となる増幅器のバッファとして動作させてい
る。
トランジスタＴＯ２とＴａ２は電圧利得が１となる増幅
器を構成している。すなわち両トランジスタのエミッタ
間に抵抗Ｒを、トランジスタＴＯ２のコレクタに抵抗Ｒ
を接続し、両抵抗の抵抗値を等しくするようにしたので
、この差動増幅器のゲインは１倍となっている。
器を構成している。すなわち両トランジスタのエミッタ
間に抵抗Ｒを、トランジスタＴＯ２のコレクタに抵抗Ｒ
を接続し、両抵抗の抵抗値を等しくするようにしたので
、この差動増幅器のゲインは１倍となっている。
本発明のＡＤコンバータの入力回路は上述したように構
成したので、入力端子ＩＮに供給された入力信号ｅｌＮ
はトランジスタＴｌｌ〜Ｔ ｎ ｌを介して、比較器Ｃ
ＯＭＰＩ 〜ＣＯＭ Ｐ ｎに加わると共にトランジス
タＴ１４〜Ｔ’ｎ４を介して供給されている基準電圧と
比較されることになる。
成したので、入力端子ＩＮに供給された入力信号ｅｌＮ
はトランジスタＴｌｌ〜Ｔ ｎ ｌを介して、比較器Ｃ
ＯＭＰＩ 〜ＣＯＭ Ｐ ｎに加わると共にトランジス
タＴ１４〜Ｔ’ｎ４を介して供給されている基準電圧と
比較されることになる。
又、入力信号ｅｌＮは同時に差動増幅器のトランジスタ
ＴＯ３のベースにも加わる。差動増幅器の出力であるト
ランジスタＴＯ２のコレクタには、人力信号ｅ＋Ｎが同
相で出力されると共に、その振幅はゲ・インがＲ／Ｒ＝
１となるので、トランジスタＴＯＩのベースには入力信
号ｅｌｊｌがそのまま供給されることになる。
ＴＯ３のベースにも加わる。差動増幅器の出力であるト
ランジスタＴＯ２のコレクタには、人力信号ｅ＋Ｎが同
相で出力されると共に、その振幅はゲ・インがＲ／Ｒ＝
１となるので、トランジスタＴＯＩのベースには入力信
号ｅｌｊｌがそのまま供給されることになる。
従って、トランジスタＴｏｌのエミッタに入力信号ｅｌ
Ｎが出力されるので、比較器の一方の入力トランジスタ
Ｔｌｌ〜Ｔ ｎ ｌのベースとコレクタは入力信号ＳＩ
Ｎで同一方向に振られることになる。
Ｎが出力されるので、比較器の一方の入力トランジスタ
Ｔｌｌ〜Ｔ ｎ ｌのベースとコレクタは入力信号ＳＩ
Ｎで同一方向に振られることになる。
すなわち、トランジスタＴ Ｉ Ｉ ” Ｔ ｎ ｌの
ベースに供給されている入力信号ｅ［Ｈが同じトランジ
スタのコレクタにも供給されることになるため、ベース
・コレクタ間に容量が存在しても、この容量には入力信
号ｅｌＨに対応する電流が流れることはなく、見かけ上
この容量は入力信号ｅｌＮに対して無視することができ
る。
ベースに供給されている入力信号ｅ［Ｈが同じトランジ
スタのコレクタにも供給されることになるため、ベース
・コレクタ間に容量が存在しても、この容量には入力信
号ｅｌＨに対応する電流が流れることはなく、見かけ上
この容量は入力信号ｅｌＮに対して無視することができ
る。
したがって、入力端子ＩＮからみた入力容量は浮遊容量
とベース・エミッタ間容量のみとみることができ、これ
らの総合容量はベース・コレクタの容量Ｃｊｃに比較し
てきわめて小さいから、入力端子ＩＮからみた入力容量
はトランジスタＴＯＩ 。
とベース・エミッタ間容量のみとみることができ、これ
らの総合容量はベース・コレクタの容量Ｃｊｃに比較し
てきわめて小さいから、入力端子ＩＮからみた入力容量
はトランジスタＴＯＩ 。
Ｔｅ３１ Ｔａ２による回路手段によってかなり小さい
値にすることができる。
値にすることができる。
第２図は本発明の第２の実施例としてエミッタフォロワ
回路を設けない並列型ＡＤ変換器の入力回路の部分を示
している。
回路を設けない並列型ＡＤ変換器の入力回路の部分を示
している。
第２図において、トランジスタＴｌｌ〜Ｔ ｎ ｌとト
ランジスタＴＩ２〜Ｔｎ２とで複数個の比較器ＣＯＭＰ
１〜ＣＯＭ Ｐ ｎを構成しており、比較器の一方の入
力トランジスタＴｌｌ〜Ｔ ｎ ｌのベースに入力端子
ＩＮに供給される入力信号ｅｌＮが印加され、比較器の
他方の入力トランジスタＴＩ２〜Ｔｎｚ（７）ベースに
はそれぞれ基準電圧Ｖ ｒ ｅ ｆ ｒ ” Ｖ ｒ
ｅ ｆ ｎが印加される。
ランジスタＴＩ２〜Ｔｎ２とで複数個の比較器ＣＯＭＰ
１〜ＣＯＭ Ｐ ｎを構成しており、比較器の一方の入
力トランジスタＴｌｌ〜Ｔ ｎ ｌのベースに入力端子
ＩＮに供給される入力信号ｅｌＮが印加され、比較器の
他方の入力トランジスタＴＩ２〜Ｔｎｚ（７）ベースに
はそれぞれ基準電圧Ｖ ｒ ｅ ｆ ｒ ” Ｖ ｒ
ｅ ｆ ｎが印加される。
この実施例の場合も電圧利得が１となるよう４回路手段
がトランジスタＴ ｏ １とＴｅ２による差動増幅器で
構成されており、両方のトランジスタのエミッタ間に接
続された抵抗ＲとトランジスタＴＯ２のコレクタに接続
された抵抗Ｒとの抵抗値を等しくすることによって、差
動増幅器のゲインは１となっている。
がトランジスタＴ ｏ １とＴｅ２による差動増幅器で
構成されており、両方のトランジスタのエミッタ間に接
続された抵抗ＲとトランジスタＴＯ２のコレクタに接続
された抵抗Ｒとの抵抗値を等しくすることによって、差
動増幅器のゲインは１となっている。
そして、トランジスタＴＯ２の出力は、前記比較器を構
成する各トランジスタのコレクタに挿入されているトラ
ンジスタＴ Ｉ ３〜Ｔｎ３及びＴ１４〜Ｔｎｉのベー
スに供給されている。
成する各トランジスタのコレクタに挿入されているトラ
ンジスタＴ Ｉ ３〜Ｔｎ３及びＴ１４〜Ｔｎｉのベー
スに供給されている。
この実施例の場合も、入力端子ＩＮに供給された入力信
号ｅｌＮはトランジスタＴｌｌ〜Ｔ ｎ １（７） ｔ
べてのベースに印加されると共に、他方のトランジスタ
ＴＩ２〜Ｔｎ２に印加されている基準電圧と比較される
ことになるが、さらに入力信号ｅＩＮはトランジスタＴ
ＯＩのベースにも印加される。トランジスタＴＯＩ、ト
ランジスタＴＯ２からなる差動増幅器のゲインは１とさ
れているから、Ｔｅ２のｈレクタには入力信号ｅｌＮが
そのまま出力され、この出力信号はトランジスタＴ１３
〜Ｔｎ３とＴ１−〜”ｒ、、、のそれぞれのベースに供
給される。
号ｅｌＮはトランジスタＴｌｌ〜Ｔ ｎ １（７） ｔ
べてのベースに印加されると共に、他方のトランジスタ
ＴＩ２〜Ｔｎ２に印加されている基準電圧と比較される
ことになるが、さらに入力信号ｅＩＮはトランジスタＴ
ＯＩのベースにも印加される。トランジスタＴＯＩ、ト
ランジスタＴＯ２からなる差動増幅器のゲインは１とさ
れているから、Ｔｅ２のｈレクタには入力信号ｅｌＮが
そのまま出力され、この出力信号はトランジスタＴ１３
〜Ｔｎ３とＴ１−〜”ｒ、、、のそれぞれのベースに供
給される。
トランジスタＴＩ２〜Ｔｎ３はバッファとして動作する
めで、比較器の一方の入力トランジスタＴｌｌ〜Ｔ ｎ
ｌのコレクタは入力信号ｅＩＮで振られることになる
。
めで、比較器の一方の入力トランジスタＴｌｌ〜Ｔ ｎ
ｌのコレクタは入力信号ｅＩＮで振られることになる
。
従って、トランジスタＴｌｌ〜Ｔ ｎ １（７）ベース
・コレクタ間電圧は入力信号ｅＩＮによって同じレベル
で変動することになり、トランジスタＴｌｌ〜Ｔｎｌの
ベース・コレクタ間容量には入力信号ｅ１Ｍによる電流
が流れなくなる。このことは、ベース−コレクタ間容量
が見かけ上人力信号ｅｌＮに対して無視されたことと同
じであるので、入力端子ＩＮから見た入力容量は非常に
小さくなる。
・コレクタ間電圧は入力信号ｅＩＮによって同じレベル
で変動することになり、トランジスタＴｌｌ〜Ｔｎｌの
ベース・コレクタ間容量には入力信号ｅ１Ｍによる電流
が流れなくなる。このことは、ベース−コレクタ間容量
が見かけ上人力信号ｅｌＮに対して無視されたことと同
じであるので、入力端子ＩＮから見た入力容量は非常に
小さくなる。
なお、Ｙ・ランジスタＴ１４〜Ｔｎ４は比較器ＧＯＭＰ
１〜ＣＯＭ Ｐ ｎをバランスよく動作させるために、
基準電圧側のトランジスタＴ１２〜Ｔｎ２のコレクタを
入力信号ｅｌＮで振らせているだめのトランジスタであ
って必ずしも必要となるものではない。
１〜ＣＯＭ Ｐ ｎをバランスよく動作させるために、
基準電圧側のトランジスタＴ１２〜Ｔｎ２のコレクタを
入力信号ｅｌＮで振らせているだめのトランジスタであ
って必ずしも必要となるものではない。
なお、利得が１となる増幅手段は、他の回路形式のもの
を使用してもよい。
を使用してもよい。
以上述べてきたように、本発明によればＡＤコンバータ
を構成する複数個の比較器に対して１倍のゲインを有す
る増幅手段を付加して、入力信号が印加される比較器の
一方の入力トランジスタのコレクタを入力信号で振らせ
るようにしたので、入力端子から見た入力容量を非常に
小さくすることができ、特に高いビットで変換するよう
な並列型ＡＤコンバータの高速動作を可能にするという
効果を奏するものである。
を構成する複数個の比較器に対して１倍のゲインを有す
る増幅手段を付加して、入力信号が印加される比較器の
一方の入力トランジスタのコレクタを入力信号で振らせ
るようにしたので、入力端子から見た入力容量を非常に
小さくすることができ、特に高いビットで変換するよう
な並列型ＡＤコンバータの高速動作を可能にするという
効果を奏するものである。
第１図は本発明の第１実施例の回路図、第２図は本発明
の第２実施例の回路図、第３図、第４図は従来の入力回
路部分を示す図、第５図は従来の並列型ＡＤ変換器の概
要図である。 図中、Ｔｌｌ”’Ｔｎｌ 、 Ｔ’１２ＮＴ’ｎ２ 、
Ｔｅ５ＮＴｎ３゜Ｔ （ａ 〜Ｔ ｎ ４１及びＴＯ
Ｉ 〜ＴＯ３はトランジスタ、ＣＯＭ Ｆ １〜ＣＯＭ
Ｐ ｎは比較器、Ｖ ｒ ｅ ｆ ｌ ”’ Ｖ ｒ
ｅ ｆ ｎは基準電圧である。
の第２実施例の回路図、第３図、第４図は従来の入力回
路部分を示す図、第５図は従来の並列型ＡＤ変換器の概
要図である。 図中、Ｔｌｌ”’Ｔｎｌ 、 Ｔ’１２ＮＴ’ｎ２ 、
Ｔｅ５ＮＴｎ３゜Ｔ （ａ 〜Ｔ ｎ ４１及びＴＯ
Ｉ 〜ＴＯ３はトランジスタ、ＣＯＭ Ｆ １〜ＣＯＭ
Ｐ ｎは比較器、Ｖ ｒ ｅ ｆ ｌ ”’ Ｖ ｒ
ｅ ｆ ｎは基準電圧である。
Claims (1)
- 入力アナログ信号に対して２＾Ｎ個の比較器を並列に配
置し、前記各比較器の一方の入力に入力アナログ信号を
印加すると共に、他方の入力に順次異なる基準電圧をそ
れぞれ印加し、前記比較器出力からＮビットのディジタ
ル信号を得るようにした並列型ＡＤコンバータの入力回
路において、入力端子に供給された入力アナログ信号を
、前記比較器を構成一方の入力トランジスタの各々のベ
ースにそれぞれ印加すると共に、前記入力アナログ信号
をゲインが１の増幅器を介して、前記一方の入力トラン
ジスタの各々のコレクタに印加する回路手段を設け、前
記各一方の入力トランジスタのベースとコレクタに同一
振幅の入力アナログ信号を印加するように構成したこと
を特徴とする並列型ＡＤコンバータの入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10014488A JP2696905B2 (ja) | 1988-04-25 | 1988-04-25 | 並列型ａｄコンバータの入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10014488A JP2696905B2 (ja) | 1988-04-25 | 1988-04-25 | 並列型ａｄコンバータの入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01272232A true JPH01272232A (ja) | 1989-10-31 |
| JP2696905B2 JP2696905B2 (ja) | 1998-01-14 |
Family
ID=14266119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10014488A Expired - Fee Related JP2696905B2 (ja) | 1988-04-25 | 1988-04-25 | 並列型ａｄコンバータの入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2696905B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03103639U (ja) * | 1990-02-06 | 1991-10-28 |
-
1988
- 1988-04-25 JP JP10014488A patent/JP2696905B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03103639U (ja) * | 1990-02-06 | 1991-10-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2696905B2 (ja) | 1998-01-14 |
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