JPH0399521A - 比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は並列型に構成されたＡ／Ｄ変換器において、
一部の比較器のオフセットがＡ／Ｄ変換器の分解能を越
える可能性のある場合に適応できる比較回路に関するも
のである。

〔従来の技術〕

第３図は従来の比較回路の回路図を示す。この比較回路
の構成はバイポーラ構造の並列型Ａ／Ｄ変換器によく利
用されるものである。第４図は第３図の比較器を複数個
（図は４個）接続した場合の回路図である。

図において、Ｑｌ、Ｑ２は入力トランジスタ対で、それ
ぞれのベースには信号人力ＶＩＮ入カバカバイアスＢが
それぞれ加えられる。Ｑ３．Ｑ４は保持用トランジスタ
対で、それぞれのコレクタが他方のベースに互いに接続
されるとともに、入力トランジスタＱｌ、Ｑ２のコレク
タにもそれぞれ接続されている。Ｑ５．Ｑ６はクロック
用トランジスタ対で、これは入力トランジスタ対又は保
持用トランジスタ対を交互に動作させるためのもので、
トランジスタＱ５のコレクタがトランジスタＱ３．Ｑ４
のエミッタに、トランジスタＱ６のコレクタがトランジ
スタＱｌ、Ｑ２のエミッタにそれぞれ接続されている。

また、抵抗Ｒ１，Ｒ２は差動対トランジスタの負荷で前
段および自段のベース接地のマルチエミッタトランジス
タＱ７のエミッタに接続されている。またＲ３は比較回
路出力の負荷でトランジスタＱ８を介して出力ＶＯＵＴ
に接続されている。

工１．工２はバイアス用の電流源である。

次に動作について説明する。第３図において、クロック
ＣＬＫが＠Ｈ１の時、即ちトランジスタＱ６が導通状態
にある場合を一般的にサンプリングモードと呼び、入力
トランジスタ対Ｑ１．Ｑ２が動作状態に入り得る。この
入力トランジスタ対は信号人力ＶＩＮ又は入力バイアス
ＶＩＢのレベルに応じて動作し、ＶＩＮ＞ＶＩＢの場合
を考えるとトランジスタＱ１が導通状態となる。従って
、ａ、ｂ点の電位Ｖａ　、　ＶｂはＶａ　＜　Ｖｂとな
る。この時、クロックＣＬＫ　の状態が反転してクロッ
クＣＬＫが１Ｌ”になると、今度は保持用トランジスタ
対Ｑ３．Ｑ４が動作状態に入り得る。この状態をホール
ドモードと呼ぶ。ここで、Ｖａ＜Ｖｂの状態を考えると
トランジスタＱ３のベース（ｂ点）がトランジスタＱ４
のベース（ａ点）より高いために先にトランジスタＱ３
が導通状態になる。即ち、トランジスタＱ１の導通状態
をトランジスタＱ３が導通ずることでａ点はｂ点に対し
Ｖａ　＜　Ｖｂを保持する。また、この場合、電流理工
１は抵抗Ｒ１を介して前段のマルチエミッタトランジス
タのエミッタより電流を引き込むことになり、前段の負
荷抵抗に工１×Ｒ３の電圧降下が生じ、前段の比較回路
出力ＶＯＵＴ一 はローレルとなる。ＶＩＮ　＜　ＶＩＥの場合はこれと
逆の場合となるのは明白で、電流理工１は抵抗Ｒ２を介
して自段のマルチエミッタトランジスタＱ７のエミッタ
より電流を引き込むことになり、負荷抵抗Ｒ３に工１×
Ｒ３の電圧降下が生じ、自段の比較回路出力ＶＯＵＴは
ローレベルとなる。このように、トランジスタ対の信号
人力ＶＩＮ及び入力バイアスＶＩＢのレベルに応じ自段
のバイアス用電流源１１の電流を前段または自段の負荷
抵抗Ｒ３に流すよう１こしたものである。

また、実際のＡ　／　Ｄ変換器では第４図のように接続
され、入力バイアスは、 ＬＳＢ＝　ＶＩＢ　２−　ＶＩＢ　１　＝ＶＩＢ　３−
ＶＩＢ２＝ＶＩＢ４−　ＶＩＢ　３と、分解能（ＬＳＢ
）ずつの差で与えられる。ここでＶＨ＞Ｖｘｒ３＋７）
場合を“１”　としＶＩＮ　＜　ＶＩＢ　（７）場合を
°０”　とすると、比較器の判定の配列は・・１１１０
００・・・”となり、境目の”１”となる比較器だけは
、負荷抵抗Ｒ３に電流が流れないため出力はハイレベル
となる。このようにベース接地トランジスタＱ７をマル
チエミッタ化することでワイヤードＯＲ回路が簡単に構
成され、並列型Ａ／Ｄ変換器に必要な次段の禁止ゲート
が簡単に構成できるものである。

即ち、通常の並列型Ａ／Ｄ変換器は第３図のように構成
された比較回路をその分解能と同数有し、入力電圧と各
比較回路ごとに異なる基準電圧とを比較して２進コード
を出力するものであるが、通常の２進コードを出力する
ものでは比較器次段のロジックが大規模化しエンコード
に時間がかかるものである。しかるに、グレイコードを
出力するものでは、比較器次段のロジックつまり複数の
比較回路の比較出力の１つのみを“１”にするための禁
止ゲートを簡単に構成でき、このロジックを第３図のワ
イヤードＯＲ回路を用いて簡単に構成できる。従って、
エンコード回路が簡素化でき、ひいては並列型のＡ／Ｄ
変換器の回路規模を縮小できるものである。

〔発明が解決しようとする課題〕

従来の比較回路は以北のように構成されていたので、比
較回路のオフセットが分解能を越えた場合、即ち比較回
路の判定の配列が°・・・１１０１００・・・及び１・
・・１１００１００・・・、・・・１１０１１００・・
・　等となった場合に比較回路の出力の複数がハイレベ
ルになり、次段のエンコーダで加算され大きな誤差を含
んだ変換結果を得ることとなる。

そのため従来の構成では比較回路のオフセットが分解能
を越えないような設定をしなければならず、高ビットの
Ａ／Ｄ変換器の場合、信号入力レンジを大きく設定する
などの配慮が必要で、また、上記のような対策を施した
場合においても、製造上のばらつきなどにより比較回路
のオフセットが分解能を越えた場合に、Ａ／Ｄ変換後の
変換結果に大きな変換誤差を生じてしまうなどの問題点
があった。

この発明は上記のような問題点を解消するためになされ
たもので、比較回路のオフセットが分解能を越えた場合
においても、次段のエンコーダにはエラーを含まないグ
レイコードが出力できるために、エンコーダ回路を複雑
にすることなく誤差の少ない変換のできるＡ　／　Ｄ変
換器を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る比較回路は、出力部エミッタフォロワを
差動型回路構成とすることにより、比較器次段のロジッ
クつまり複数の比較回路の比較出力の１つのみを＠１”
にするための禁止ゲートを２つの比較器のみの比較出力
だけでゲーティングするのではなく、多数の比較器の比
較出力でゲーティングできるようにしたものである。

〔作　用〕

この発明における比較回路は、出力部エミッタフォロワ
を差動型回路構成とすることにより一部の比較器のオフ
セットがＡ／Ｄ変換器の分解能を越えた場合に発生する
複数のハイレベルとなった比較回路出力のうち１つだけ
を残し、残りは強制的にローレベルにされ１次段のエン
コーダには１つだけの比較回路出力のハイレベルのデー
タが入力される。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による比較回路図を示す。なお
、前記従来のものとの相違点は出力用トランジスタＱ８
をトランジスタＱ９を追加することにより差動型回路構
成とし、ベース接地側のトランジスタＱ９のバイアスＶ
Ｃを新たに設けたことと、バイアス用の電流理工１及び
■２の設定を１１＝Ｉ２　としている点である。

次に動作について説明する。

今、一部の比較器のオフセットが原因で比較回路の判定
の配列が１・・・１１０１００・・・１となった場合を
考えると、負荷抵抗Ｒ３にバイアス電流の流れない比較
器が２つ発生する。また、この比較器に挾まれた比較器
では負荷抵抗Ｒ３に２つの比較器のバイアス電流１１が
流れることになるため、負荷抵抗Ｒ３には２ＸＩＩＸＲ
３の電圧降下が生じることとなる。この時の０点の電位
をＶＬＬとする。

次に、通常のローレベルを出力している状態、即ち、負
荷抵抗Ｒ３に１つの比較器のバイアス電流工１が流れる
場合の０点の電位をＶＬとする。

ここで、トランジスタＱ９のバイアスＶＣをＶＬ　＞　
ＶＣ＞　ＶＬＬ　ニ設定すると、０点の電圧がＶＬＬと
なる比較器ではトランジスタＱ９が導通状態になり、次
段の負荷抵抗よりバイアス電流Ｉ２を引き込む。そのた
め、次段の比較器の負荷抵抗には１２ＸＲ３の電圧降下
が生じることとなる。また。

１１＝Ｉ２と設定しているため、次段の出力は通常のロ
ーレベルと同じ電圧になる。このように、比較回路の出
力は１つの比較器のみがハイレベルになる。

なお、比較回路の判定の配列が１・・・１１００１００
・・・及び°・・・１１０１１００・・・”等となった
場合も上記の場合と同様に比較回路の出力は１つの比較
器のみがハイレベルになる。また、比較回路のオフセッ
トが分解能を越えない場合の動作は従来のものと同じで
ある。

〔発明の効果〕

以上のようにこの発明によれば、出力部エミッタフォロ
ワを差動型回路構成とすることにより、比較器次段のロ
ジックつまり複数の比較回路の比較出力の１つのみを＠
１”にするための禁止ゲートを２つの比較器のみの比較
出力だけでゲーティングするのではなく、多数の比較器
の比較出力でゲーティングできるようにしたので、一部
の比較器のオフセットがＡ／Ｄ変換器の分解能を越えた
場合に発生する複数のハイレベルとなった比較回路出力
のうち１つだけを残し、残りは強制的にローレベルにさ
れ１次段のエンコーダには１つだけの比較回路出力のハ
イレベルのデータが入力される。

そのため、エンコーダ内でエラーを含んだグレイコード
を加算することはなく、誤差の少ない変換結果が得られ
る効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による比較回路の回路図、
第２図は第１図の比較回路を複数個接続した場合の回路
図、また、第３図は従来の比較回路の回路図、第４図は
承第３図の比較回路を複数個接続した場合の回路図であ
る。 因において、Ｑｌ、Ｑ２は入力トランジスタ対、Ｑ３．
Ｑ４は保持用トランジスタ対、Ｑ５．Ｑ６はクロック用
トランジスタ対、Ｑ７はベース接地のマルチエミッタト
ランジスタ、Ｒ１，Ｒ２は作動対トランジスタの負荷抵
抗、Ｒ３は比較回路出力の負荷抵抗を示す。 なお、図中、同一符号は同一　または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）大小関係を保持すべき２つの信号がベースに入力
   される信号入力差動対トランジスタと、比較回路の動作
   モードを上記２つの信号をサンプルするためのサンプリ
   ングモードと上記２つの信号の大小関係を保持するため
   の保持モードとの間で切り替えるためのクロックが入力
   されるクロック入力差動対トランジスタと、一方のコレ
   クタが他方のベースに交互に接続された保持用差動対ト
   ランジスタと、この保持用差動対トランジスタの一方の
   コレクタ側に接続され比較回路の出力を取り出すための
   ベース接地のマルチエミッタトランジスタと、このマル
   チエミッタトランジスタのコレクタ側に接続され比較回
   路の出力を取り出すためのトランジスタと、このトラン
   ジスタと差動対となるベース接地トランジスタとを備え
   、上記ベース接地のマルチエミッタトランジスタのもう
   一方のエミッタは前段または次段の保持用差動対トラン
   ジスタの一方のコレクタ側に接続され、また、比較回路
   の出力を取り出すためのトランジスタと差動対となるベ
   ース接地トランジスタのコレクタは前段または次段のマ
   ルチエミッタトランジスタのコレクタ側に接続されてい
   ることを特徴とする比較回路。