JPH01272986A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01272986A JPH01272986A JP63103271A JP10327188A JPH01272986A JP H01272986 A JPH01272986 A JP H01272986A JP 63103271 A JP63103271 A JP 63103271A JP 10327188 A JP10327188 A JP 10327188A JP H01272986 A JPH01272986 A JP H01272986A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- clock
- output signal
- logic circuit
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000010363 phase shift Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 230000007257 malfunction Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
従来、この種の半導体集積回路では、通常動作時もしく
は試験時にかかわらす論理回路で使用するクロックを外
部からそのまま論理回路に入力し、論理回路の出力信号
を、やはりそのまま外部へ出力していた。
は試験時にかかわらす論理回路で使用するクロックを外
部からそのまま論理回路に入力し、論理回路の出力信号
を、やはりそのまま外部へ出力していた。
上述した従来の半導体集積回路では、論理回路の出力信
号か多数同時に変化すると出力ハッファも同時に多数変
化する。この時、駆動する負荷容量のための充放電電流
か多く流れる。これに対して、装置実装時には、電源ラ
インやグランドラインを太くする等の対策を施せるが、
ＩＣテスタには、これらの対策が施しにくいので、試験
時には電源ラインやグランドラインにノイスが発生して
回路の誤動作を招くという欠点がある。
号か多数同時に変化すると出力ハッファも同時に多数変
化する。この時、駆動する負荷容量のための充放電電流
か多く流れる。これに対して、装置実装時には、電源ラ
インやグランドラインを太くする等の対策を施せるが、
ＩＣテスタには、これらの対策が施しにくいので、試験
時には電源ラインやグランドラインにノイスが発生して
回路の誤動作を招くという欠点がある。
本発明の半導体集積回路の構成は、論理演算を実行する
論理回路と、外部から与えられるクロックを基にして位
相をずらした多相クロックを作る多相クロック発生回路
と、通常動作時には外部がらの前記クロックをそのまま
前記論理回路に与え、試験時には前記多相クロック発生
回路が作る多相クロックのうちの１相を前記論理回路に
与えるクロック選択回路と、前記論理回路の出力信号を
前記多相クロック発生回路が作るクロックでラッチする
出力位相調整回路と、通常動作時には前記論理回路の出
力信号を外部に出力し、試験時には前記出力位相調整回
路の出力信号を外部に出力する出力信号選択回路とを有
する事を特徴とする。
論理回路と、外部から与えられるクロックを基にして位
相をずらした多相クロックを作る多相クロック発生回路
と、通常動作時には外部がらの前記クロックをそのまま
前記論理回路に与え、試験時には前記多相クロック発生
回路が作る多相クロックのうちの１相を前記論理回路に
与えるクロック選択回路と、前記論理回路の出力信号を
前記多相クロック発生回路が作るクロックでラッチする
出力位相調整回路と、通常動作時には前記論理回路の出
力信号を外部に出力し、試験時には前記出力位相調整回
路の出力信号を外部に出力する出力信号選択回路とを有
する事を特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の機能ブロック図である。多
相クロック発生回路１は、第２図に示すようにＮビット
のシフトレジスタと、Ｎ−１個のインバータとＡＮＤゲ
ートとで構成され、外部から与えられるクロックを基に
Ｎ相のクロックＣＱ〜ＣＮ−１を発生する。
相クロック発生回路１は、第２図に示すようにＮビット
のシフトレジスタと、Ｎ−１個のインバータとＡＮＤゲ
ートとで構成され、外部から与えられるクロックを基に
Ｎ相のクロックＣＱ〜ＣＮ−１を発生する。
第３図にクロックと多相クロック発生回路１の作るＮ相
りロックＣＯ〜ＣＮ−１の関係をタイｌ＼チャートで示
す。
りロックＣＯ〜ＣＮ−１の関係をタイｌ＼チャートで示
す。
クロック選択回路では、第４図に示すようにインバータ
と３個のＮＡＮＤゲー）−とて構成され、外部から与え
られるクロックと多相クロック発生回路１の作るＮ相り
ロックのうちの一つのＣＯとを入力とし、モード切換信
号がロウレベルの時は外部からのクロックを、ハイレベ
ルの時はＣＯを論理回路３へ出力する。
と３個のＮＡＮＤゲー）−とて構成され、外部から与え
られるクロックと多相クロック発生回路１の作るＮ相り
ロックのうちの一つのＣＯとを入力とし、モード切換信
号がロウレベルの時は外部からのクロックを、ハイレベ
ルの時はＣＯを論理回路３へ出力する。
出力位相調整回路４は、第５図に示すように（Ｎ−１）
個の４ビツトのラッチで構成され、論理回路３の出力Ｄ
Ｏ〜Ｄ４（Ｎ−２）＋３を４ヒツトづつに分けて多相ク
ロック発生回路１の出力クロックＣ１〜ＣＮ−１に同期
してラッチする。
個の４ビツトのラッチで構成され、論理回路３の出力Ｄ
Ｏ〜Ｄ４（Ｎ−２）＋３を４ヒツトづつに分けて多相ク
ロック発生回路１の出力クロックＣ１〜ＣＮ−１に同期
してラッチする。
出力信号選択回路５は第６図の第１の実施例の回路図に
示す様にインバータ及びＮＡＮＤゲートで構成されるセ
レクタであり、モード切換信号がハイレベルの時には、
出力信号は論理回路３の出力ＤＯ〜Ｄ４（Ｎ−２）−１
−３となり、一方、モート切換信号がロウレベルの時に
は、出力信号は出力位相調整回路４の出力ＰＯ〜Ｐ４
（Ｎ−２）−１−３となる。この時の出力信号の様子を
第７図及び第８図に示す。
示す様にインバータ及びＮＡＮＤゲートで構成されるセ
レクタであり、モード切換信号がハイレベルの時には、
出力信号は論理回路３の出力ＤＯ〜Ｄ４（Ｎ−２）−１
−３となり、一方、モート切換信号がロウレベルの時に
は、出力信号は出力位相調整回路４の出力ＰＯ〜Ｐ４
（Ｎ−２）−１−３となる。この時の出力信号の様子を
第７図及び第８図に示す。
第７図は、モード切換信号がハイレベル、つまり通常動
作モート時の出力信号の変化の様子を示し、出力信号は
外部から与えられるクロックに同期して変化する。
作モート時の出力信号の変化の様子を示し、出力信号は
外部から与えられるクロックに同期して変化する。
第８図はモード切換信号がロウレベル、つまり試験モー
ト時の出力信号の様子を示す。試験モードでは出力位相
調整回路４の出力信号が選択されるのて、多相クロック
発生回路１の出力ＣＯ〜ＣＮ−１に同期して４ビット単
位で変化する。こうすることによって、試験モードの時
に同時に変化する出力信号の数は４本以下に抑えられる
。本実施例では出力信号の数を４（Ｎ−１）本同時変化
制限を４本以下としたが、これらの数が変わって＝５＝ も多相クロック発生回路１、出力位相調整回路４及び出
力信号選択回路５を変更することによって容易に対応す
る事が出来る。
ト時の出力信号の様子を示す。試験モードでは出力位相
調整回路４の出力信号が選択されるのて、多相クロック
発生回路１の出力ＣＯ〜ＣＮ−１に同期して４ビット単
位で変化する。こうすることによって、試験モードの時
に同時に変化する出力信号の数は４本以下に抑えられる
。本実施例では出力信号の数を４（Ｎ−１）本同時変化
制限を４本以下としたが、これらの数が変わって＝５＝ も多相クロック発生回路１、出力位相調整回路４及び出
力信号選択回路５を変更することによって容易に対応す
る事が出来る。
第９図は第１図の出力信号選択回路の第２の実施例の回
路図である。出力信号選択回路は、インバータと２個づ
つ出力かワイヤー１〜接続された４（Ｎ−１＞対の３−
ステー１〜バツフアとで構成されている。
路図である。出力信号選択回路は、インバータと２個づ
つ出力かワイヤー１〜接続された４（Ｎ−１＞対の３−
ステー１〜バツフアとで構成されている。
ワイヤード接続されたバッファの一方の入力には論理回
路３の出力が接続され、もう一方には出力位相調整回路
４の出力が接続される。そして、モード切換信号がハイ
レベルの時、つまり通常動作時には、論理回路３に接続
されるバッファが出力イネ−フルになり、もう一方の出
力位相調整回路に接続されるバッファの出力はハイイン
ピータンス状態となる。モード切換信号かロウレベルの
時には、逆に出力位相調整回路に接続されるバッファが
出力イネ−フルになる。このように出力信号選択回路を
構成することによって、回路構成を簡単にして第１の実
施例と同様の効果が得られる６一 半導体集積回路が得られる。
路３の出力が接続され、もう一方には出力位相調整回路
４の出力が接続される。そして、モード切換信号がハイ
レベルの時、つまり通常動作時には、論理回路３に接続
されるバッファが出力イネ−フルになり、もう一方の出
力位相調整回路に接続されるバッファの出力はハイイン
ピータンス状態となる。モード切換信号かロウレベルの
時には、逆に出力位相調整回路に接続されるバッファが
出力イネ−フルになる。このように出力信号選択回路を
構成することによって、回路構成を簡単にして第１の実
施例と同様の効果が得られる６一 半導体集積回路が得られる。
以上説明したように本発明は、試験時に出力信号をいく
つかのグループに分けて変化させるので、出力ハッファ
の多数同時動作による回路の誤動作を防止する効果かあ
る。
つかのグループに分けて変化させるので、出力ハッファ
の多数同時動作による回路の誤動作を防止する効果かあ
る。
第１図は本発明の一実施例の機能ブロック図、第２図は
第１−図の多相クロック発生回路１の回路図、第３図は
多相クロック発生回路１の動作を説明するタイミンクチ
ャート、第４図は第１図のクロック選択回路２の回路図
、第５図は第１図の出力位相調整回路４の回路図、第６
図は第１図の出力信号選択回路５の第１の実施例の回路
図、第７図及び第８図は第６図の出力信号の変化の様子
を示ず通常動作モート及び試験モー１へタイミングチャ
ート、第９図は第１図の出力信号選択回路５の第２の実
施例の回路図である。 １・・多相クロック発生回路、２・・クロック選択回路
、３・・・論理回路、４・出力位相調整回路、５・・出
力信号選択回路。
第１−図の多相クロック発生回路１の回路図、第３図は
多相クロック発生回路１の動作を説明するタイミンクチ
ャート、第４図は第１図のクロック選択回路２の回路図
、第５図は第１図の出力位相調整回路４の回路図、第６
図は第１図の出力信号選択回路５の第１の実施例の回路
図、第７図及び第８図は第６図の出力信号の変化の様子
を示ず通常動作モート及び試験モー１へタイミングチャ
ート、第９図は第１図の出力信号選択回路５の第２の実
施例の回路図である。 １・・多相クロック発生回路、２・・クロック選択回路
、３・・・論理回路、４・出力位相調整回路、５・・出
力信号選択回路。
Claims (1)
- 論理演算を実行する論理回路と、外部から与えられるク
ロックを基にして位相をずらした多相クロックを作る多
相クロック発生回路と、通常動作時には外部からの前記
クロックをそのまま前記論理回路に与え、試験時には前
記多相クロック発生回路が作る多相クロックのうちの１
相を前記論理回路に与えるクロック選択回路と、前記論
理回路の出力信号を前記多相クロック発生回路が作るク
ロックでラッチする出力位相調整回路と、通常動作時に
は前記論理回路の出力信号を外部に出力し、試験時には
前記出力位相調整回路の出力信号を外部に出力する出力
信号選択回路とを有する事を特徴とする半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63103271A JPH01272986A (ja) | 1988-04-25 | 1988-04-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63103271A JPH01272986A (ja) | 1988-04-25 | 1988-04-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01272986A true JPH01272986A (ja) | 1989-10-31 |
Family
ID=14349736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63103271A Pending JPH01272986A (ja) | 1988-04-25 | 1988-04-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01272986A (ja) |
-
1988
- 1988-04-25 JP JP63103271A patent/JPH01272986A/ja active Pending
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