JPH0344108A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0344108A JPH0344108A JP1179232A JP17923289A JPH0344108A JP H0344108 A JPH0344108 A JP H0344108A JP 1179232 A JP1179232 A JP 1179232A JP 17923289 A JP17923289 A JP 17923289A JP H0344108 A JPH0344108 A JP H0344108A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- logic
- output signal
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000000872 buffer Substances 0.000 claims abstract description 9
- 230000007257 malfunction Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
従来、この種の半導体集積回路では、通常使用時、試験
時にかかわらず、外部回路から与えられたクロフクを論
理回路で使用し、この論理回路の出力信号を直に外部に
出力していた。
時にかかわらず、外部回路から与えられたクロフクを論
理回路で使用し、この論理回路の出力信号を直に外部に
出力していた。
前述した従来の半導体集積回路では、論理回路の出力信
号が多数同時に変化すると出力バッファも同時に多数動
作するので、負荷容量駆動のため充放電電流が短時間に
集中的に流れる。これに対して通常使用時には装置の電
源ラインやグランドラインを強化する等の対策を講じる
ことが出来るが、試験時にはこういった対策を施せない
ので、電源ラインやグランドライン等にノイズが発生し
、回路の誤動作を招くという欠点がある。
号が多数同時に変化すると出力バッファも同時に多数動
作するので、負荷容量駆動のため充放電電流が短時間に
集中的に流れる。これに対して通常使用時には装置の電
源ラインやグランドラインを強化する等の対策を講じる
ことが出来るが、試験時にはこういった対策を施せない
ので、電源ラインやグランドライン等にノイズが発生し
、回路の誤動作を招くという欠点がある。
本発明の目的は、前記欠点が解決され、電源ラインやグ
ランドライン等にノイズが発生せず、回路の誤動作を生
じないようにした半導体集積回路を提供することにある
。
ランドライン等にノイズが発生せず、回路の誤動作を生
じないようにした半導体集積回路を提供することにある
。
本発明の半導体集積回路の構成は、出力バッファの多数
同時動作を回避するように、出力信号をいくつかの組に
分けて変化させる手段を設けたことを特徴とする。
同時動作を回避するように、出力信号をいくつかの組に
分けて変化させる手段を設けたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体集積回路の機能、構
成を示す回路ブロック図である。
成を示す回路ブロック図である。
第１図にかいて、−点鎖線内が、本実施例の半導体集積
回路である。
回路である。
多相クロック発生回路１は、第３図のタイミング図に示
すように、外部回路から与えられた基本クロック５３を
基に、それぞれ位相のずれたＮ種類のクロック（ＣＧ
、（’ｔ 、・・・、 ＣＮ−１）を発生する。ここで
、Ｎは４以上の整数である。具体的には、この多相クロ
ック発生回路ｌは、第２図に示すよりに、ハイレベルク
ランプ、クロック入力を有する（Ｎ＋１）ビットのシフ
トレジスタ１１ 、 （Ｎ−１）個のインバータ１２、
（Ｎ−１）個のＡＮＤゲート１３とで構成される。
すように、外部回路から与えられた基本クロック５３を
基に、それぞれ位相のずれたＮ種類のクロック（ＣＧ
、（’ｔ 、・・・、 ＣＮ−１）を発生する。ここで
、Ｎは４以上の整数である。具体的には、この多相クロ
ック発生回路ｌは、第２図に示すよりに、ハイレベルク
ランプ、クロック入力を有する（Ｎ＋１）ビットのシフ
トレジスタ１１ 、 （Ｎ−１）個のインバータ１２、
（Ｎ−１）個のＡＮＤゲート１３とで構成される。
次に第１図のクロック選択回路２は、第４図に示すよう
に、３個のＮＡＮＤゲート２１．２２゜２３とインバー
タ２４とで構成され、外部回路から与えられるモード切
換信号５２がハイレベルの時は基本タロツク５３を論理
回路３に送り、モード切換信号５２がロウレベルの時は
多相クロック発生回路１の作る多相タロツクのりちのひ
とつクロック（ＣＯ）を論理回路３へ出力する。
に、３個のＮＡＮＤゲート２１．２２゜２３とインバー
タ２４とで構成され、外部回路から与えられるモード切
換信号５２がハイレベルの時は基本タロツク５３を論理
回路３に送り、モード切換信号５２がロウレベルの時は
多相クロック発生回路１の作る多相タロツクのりちのひ
とつクロック（ＣＯ）を論理回路３へ出力する。
論理回路３は、前述半導体県債回路に要求される機能を
実現する為の回路で、本実施例では、ｌ相のクロックｐ
よび外部回路からのｋａ理大入力信号与えられて、（４
Ｘ（Ｎ−２））ビットの論理出力信号５５を発生する。
実現する為の回路で、本実施例では、ｌ相のクロックｐ
よび外部回路からのｋａ理大入力信号与えられて、（４
Ｘ（Ｎ−２））ビットの論理出力信号５５を発生する。
出力位相調整回路４は、第５図に示すように、（Ｎ−２
）個の４ビツトラッチ回路３０で構成され、論理回路３
の論理出力信号（Ｄｏ〜Ｄ４ （Ｎ−３）＋３ ）が４
ピツトづつの組に分けられ、多相クロック発生回路１の
作るクロック（ＣＩ−ＣＮ−２）に同期してラッチされ
る。論理回路３の論理出力信号（ＤＯ〜Ｄ４ （Ｎ−３
）＋３ ）と出力位相調整回路４の出力信号（ＰＯ〜Ｐ
４ （Ｎ−３）＋３ ）は、それぞれ出力信号選択回路
５に入力され、出力信号選択回路５からは、モード切換
信号５２がハイレベルの時は論理出力信号（ＤＯ〜Ｄ４
（Ｎ−３）＋３）が、モード切換信号５２がロウレベル
の時は出力位相調整回路４の出力信号（ｐｏ〜Ｐ４（Ｎ
−３）＋３）が外部回路に出力される。
）個の４ビツトラッチ回路３０で構成され、論理回路３
の論理出力信号（Ｄｏ〜Ｄ４ （Ｎ−３）＋３ ）が４
ピツトづつの組に分けられ、多相クロック発生回路１の
作るクロック（ＣＩ−ＣＮ−２）に同期してラッチされ
る。論理回路３の論理出力信号（ＤＯ〜Ｄ４ （Ｎ−３
）＋３ ）と出力位相調整回路４の出力信号（ＰＯ〜Ｐ
４ （Ｎ−３）＋３ ）は、それぞれ出力信号選択回路
５に入力され、出力信号選択回路５からは、モード切換
信号５２がハイレベルの時は論理出力信号（ＤＯ〜Ｄ４
（Ｎ−３）＋３）が、モード切換信号５２がロウレベル
の時は出力位相調整回路４の出力信号（ｐｏ〜Ｐ４（Ｎ
−３）＋３）が外部回路に出力される。
第６図に出力信号選択回路５の具体的構成を示す。本実
施例では、出力位相調整回路５は、３個のＮＡＮＤゲー
ト４０，４１．４２を多数組み食せ、さらにインバータ
を付加して、（４Ｘ（Ｎ−２））ビットの（２−１）セ
レクタを構成する。
施例では、出力位相調整回路５は、３個のＮＡＮＤゲー
ト４０，４１．４２を多数組み食せ、さらにインバータ
を付加して、（４Ｘ（Ｎ−２））ビットの（２−１）セ
レクタを構成する。
以上の説明を換言すると、本実施例の半導体集積回路は
、通常使用時は外部回路から与えられた基本クロック５
３で論理回路３が動作し、その論理出力信号５５は出力
信号選択回路５を経て、その１１外部回路へ出力される
。いっぽう試験時には、基本クロック５３を基に多相ク
ロック発生回路１で作られた位相がそれぞれ違うクロッ
ク（ＣＯ〜ＣＮ−１）のひとつクロック（ＣＯ）によっ
て論理回路３が動作し、その論理出力信号は、出力位相
調整回路４に分いて、４ビツトづつのクロック（ＣＩ−
ＣＮ−２）に同期した（Ｎ−２）組の信号の組に分けら
れる。この（Ｎ−２）＃ｌの位相のずれた信号群は出力
信号選択回路５を経て、外部回路へ出力される。そして
、出力された信号５６は、比較回路６によって、クロッ
ク（ＣＮ−１）に同期して、出力期待値信号５１と比較
される。
、通常使用時は外部回路から与えられた基本クロック５
３で論理回路３が動作し、その論理出力信号５５は出力
信号選択回路５を経て、その１１外部回路へ出力される
。いっぽう試験時には、基本クロック５３を基に多相ク
ロック発生回路１で作られた位相がそれぞれ違うクロッ
ク（ＣＯ〜ＣＮ−１）のひとつクロック（ＣＯ）によっ
て論理回路３が動作し、その論理出力信号は、出力位相
調整回路４に分いて、４ビツトづつのクロック（ＣＩ−
ＣＮ−２）に同期した（Ｎ−２）組の信号の組に分けら
れる。この（Ｎ−２）＃ｌの位相のずれた信号群は出力
信号選択回路５を経て、外部回路へ出力される。そして
、出力された信号５６は、比較回路６によって、クロッ
ク（ＣＮ−１）に同期して、出力期待値信号５１と比較
される。
第７図は、以上説明した試験時υ各信号の位相関係を示
すタイミング図である。第７図にｐいて、クロック（Ｃ
Ｏ〜ＣＮ−１）は基本クロック５３の１周期分づつ位相
がずれている。論理回路３は、クロック（ＣＯ）で動作
するので、その論理出力信号５５はクロック（ＣＯ）に
同期して変化する。
すタイミング図である。第７図にｐいて、クロック（Ｃ
Ｏ〜ＣＮ−１）は基本クロック５３の１周期分づつ位相
がずれている。論理回路３は、クロック（ＣＯ）で動作
するので、その論理出力信号５５はクロック（ＣＯ）に
同期して変化する。
出力位相ｙ４Ｕ回路４の出力信号（ＰＯ〜Ｐ４ （Ｎ−
３）＋３）（試験時にはこれが外部回路への出力信号と
なる）は、それぞれ４ピツトづつ組になって、クロック
（ＣＩ ５ＣＮ−２）に同期して変化する。
３）＋３）（試験時にはこれが外部回路への出力信号と
なる）は、それぞれ４ピツトづつ組になって、クロック
（ＣＩ ５ＣＮ−２）に同期して変化する。
そしてクロック（ＣＮ−１）の変化点では、全ての出力
信号の変化が終了しているので、クロック（ＣＮ−１）
に同期して、出力期待値信号５１どの比較を行なう。多
数同時に出力信号を変化させないことを意識しなくても
、クロック（ＣＯ）に同期して、基本クロック以外の入
力信号および出力期待値信号５１が変化するようにテス
トパターンを作成すればよい。出力信号が同時に変化す
るのは最大で４ビツトである。
信号の変化が終了しているので、クロック（ＣＮ−１）
に同期して、出力期待値信号５１どの比較を行なう。多
数同時に出力信号を変化させないことを意識しなくても
、クロック（ＣＯ）に同期して、基本クロック以外の入
力信号および出力期待値信号５１が変化するようにテス
トパターンを作成すればよい。出力信号が同時に変化す
るのは最大で４ビツトである。
本実施例の半導体集積回路は、通常使用時には外部回路
から与えられたクロックを論理回路に入力し、この論理
回路の出力信号を直に外部回路へ出力するが、試験時に
は外部回路から与えられたクロックを基に作った多数の
多相クロックのうちのひとつを前記論理回路に入力し、
論理回路の出力信号を細組かに分けて、論理回路に入力
した以外の多相クロックに同期させて外部回１＃！Ｓに
出力するようになっている。
から与えられたクロックを論理回路に入力し、この論理
回路の出力信号を直に外部回路へ出力するが、試験時に
は外部回路から与えられたクロックを基に作った多数の
多相クロックのうちのひとつを前記論理回路に入力し、
論理回路の出力信号を細組かに分けて、論理回路に入力
した以外の多相クロックに同期させて外部回１＃！Ｓに
出力するようになっている。
本実施例の半導体集積回路は、論理回路３と、外部回路
から与えられる基本クロック５３を基に位相をずらした
多相クロックを作る多相クロック発生回路１と、この多
相クロック発生回路１の作るクロックのつちのひとつと
前記基本クロック５３とを入力とし、外部回路から与え
られるモード切換信号５２の状態によってどちらかいっ
ぽうのクロックを前記論理回路３に与えるクロック凋択
回路２と、前記論理回路３の出力君号５５をいくつかの
組に分けて前記多相クロック発生回路１の作るクロック
のうち前記クロック選択回路２に与えられない多相クロ
ックによって各組毎にラッチする出力位相調整回路４と
、この出力位相調整回路４の出力信号と前記論理回路３
の出力信号を入力として前記モード切換信号５２の状態
によってどちらかいっぽつを外部回路へ出力信号として
出力する出力信号選択回路５とを有し、通常の使用時に
は前記論理回路３に前記基本クロック５３が与えられ、
前記出力信号選択回路５は前記論理回路３の出力信号５
５を外部回路へ出し、試験時には前記論理回路３に前記
多相クロック発生回路ｌの作るクロックが与えられ、前
記出力信号選択回路５は前記出力位相調整回路４の出力
信号を外部回路へ出力して、前記多相クロック発生回路
１の作るクロックのうち前記クロック選択回路２釦よび
前記出力位相調整回路４に与えられないクロックに同期
して前記出力信号選択回路５の出力信号が比較判定され
る。
から与えられる基本クロック５３を基に位相をずらした
多相クロックを作る多相クロック発生回路１と、この多
相クロック発生回路１の作るクロックのつちのひとつと
前記基本クロック５３とを入力とし、外部回路から与え
られるモード切換信号５２の状態によってどちらかいっ
ぽうのクロックを前記論理回路３に与えるクロック凋択
回路２と、前記論理回路３の出力君号５５をいくつかの
組に分けて前記多相クロック発生回路１の作るクロック
のうち前記クロック選択回路２に与えられない多相クロ
ックによって各組毎にラッチする出力位相調整回路４と
、この出力位相調整回路４の出力信号と前記論理回路３
の出力信号を入力として前記モード切換信号５２の状態
によってどちらかいっぽつを外部回路へ出力信号として
出力する出力信号選択回路５とを有し、通常の使用時に
は前記論理回路３に前記基本クロック５３が与えられ、
前記出力信号選択回路５は前記論理回路３の出力信号５
５を外部回路へ出し、試験時には前記論理回路３に前記
多相クロック発生回路ｌの作るクロックが与えられ、前
記出力信号選択回路５は前記出力位相調整回路４の出力
信号を外部回路へ出力して、前記多相クロック発生回路
１の作るクロックのうち前記クロック選択回路２釦よび
前記出力位相調整回路４に与えられないクロックに同期
して前記出力信号選択回路５の出力信号が比較判定され
る。
第８図は本発明の他の実施例の半導体集積回路の出力信
号選択回路５を具体的に示す回路ブロック図である。本
実施例にかいては、他の回路ブロックは、前記第１の実
施例と同様であるから、省略する。第８図にかいて、出
力信号選択回路５は、出力がワイヤード接続された２個
ひと組の３ステートバツフア８１が４Ｘ（Ｎ−２）組で
構成される。ひと組の３ステートバツフア８１の入力に
は、それぞれ論理回路３の論理出力信号（ＤＯ〜Ｄ４（
Ｎ−３）＋３ ）と出力位相調整回路４の出力信号（Ｐ
Ｏ〜Ｐ４ （Ｎ−３）＋３ ）とが入力され、モード切
換信号がハイレベルの時は論理出力信号（Ｄｏ〜Ｄ４
（Ｎ−３）＋３ ）につながるほうの３ステートバツフ
アが動作状態となって、もういっぽつは高抵抗状態とな
る。モード切換信号がロウレベルの時は、これとは逆の
状態になる。換言すると、モード切換信号がハイレベル
の時は論理回路の論理出力信号（ＤＯ〜Ｄ４（Ｎ−３）
＋３）が、ロウレベルの時は出力位相調整回路４の出力
信号（ｐｏ〜Ｐ４ （Ｎ−３）＋３ ）が出力信号選択
回路５の出力信号となる。
号選択回路５を具体的に示す回路ブロック図である。本
実施例にかいては、他の回路ブロックは、前記第１の実
施例と同様であるから、省略する。第８図にかいて、出
力信号選択回路５は、出力がワイヤード接続された２個
ひと組の３ステートバツフア８１が４Ｘ（Ｎ−２）組で
構成される。ひと組の３ステートバツフア８１の入力に
は、それぞれ論理回路３の論理出力信号（ＤＯ〜Ｄ４（
Ｎ−３）＋３ ）と出力位相調整回路４の出力信号（Ｐ
Ｏ〜Ｐ４ （Ｎ−３）＋３ ）とが入力され、モード切
換信号がハイレベルの時は論理出力信号（Ｄｏ〜Ｄ４
（Ｎ−３）＋３ ）につながるほうの３ステートバツフ
アが動作状態となって、もういっぽつは高抵抗状態とな
る。モード切換信号がロウレベルの時は、これとは逆の
状態になる。換言すると、モード切換信号がハイレベル
の時は論理回路の論理出力信号（ＤＯ〜Ｄ４（Ｎ−３）
＋３）が、ロウレベルの時は出力位相調整回路４の出力
信号（ｐｏ〜Ｐ４ （Ｎ−３）＋３ ）が出力信号選択
回路５の出力信号となる。
以上説明したように、本発明は、試験時に出力信号をい
くつかの組に分けて変化させ、出力バッファの多数同時
動作による回路の誤動作を防止し、かつ出力バッファの
同時動作数を意識することなく、テストパターンを作成
出来るという効果がある。
くつかの組に分けて変化させ、出力バッファの多数同時
動作による回路の誤動作を防止し、かつ出力バッファの
同時動作数を意識することなく、テストパターンを作成
出来るという効果がある。
第１図は本発明の一実施例の半導体集積回路を示すブロ
ック図、第２図は第１図の多相クロック発生回路の具体
的構成を示す回路ブロック図、第３図は第２図の多相ク
ロック選択回路の動作を説明するタイミング図、第４図
は第１図のクロック選択回路の具体的構成を示す回路ブ
ロック図、第５図は第１図の出力位相調整回路の具体的
構成を示す回路ブロック図、第６図は第１図の出力信号
選択回路の具体的構成を示す回路ブロック図、第７図は
第１図の主要な信号の試験時の位相関係を説明するタイ
ミング図、第８図は本発明の他の実施例の半導体集積回
路の出力信号選択回路の具体的構成を示す回路ブロック
図である。 １・・・・・・多相クロック発生回路、２・・・・・・
クロック選択回路、３・・・・・・論理回路、４・・・
・・出力位相調整回路、５・・・・・・出力信号選択回
路、６・・・・・・比較回路。 １１・・・・・・シフトレジスタ、１２・・・・・・イ
ンバータ、１３ ・−−−・・ＡＮＤゲート、２１．２
２．２３．４０゜４１．４２・・・・・・ＮＡＮＤゲー
ト、３０・・・・・・ラッチ回路、８１・・・・・・３
ステートバツフア。
ック図、第２図は第１図の多相クロック発生回路の具体
的構成を示す回路ブロック図、第３図は第２図の多相ク
ロック選択回路の動作を説明するタイミング図、第４図
は第１図のクロック選択回路の具体的構成を示す回路ブ
ロック図、第５図は第１図の出力位相調整回路の具体的
構成を示す回路ブロック図、第６図は第１図の出力信号
選択回路の具体的構成を示す回路ブロック図、第７図は
第１図の主要な信号の試験時の位相関係を説明するタイ
ミング図、第８図は本発明の他の実施例の半導体集積回
路の出力信号選択回路の具体的構成を示す回路ブロック
図である。 １・・・・・・多相クロック発生回路、２・・・・・・
クロック選択回路、３・・・・・・論理回路、４・・・
・・出力位相調整回路、５・・・・・・出力信号選択回
路、６・・・・・・比較回路。 １１・・・・・・シフトレジスタ、１２・・・・・・イ
ンバータ、１３ ・−−−・・ＡＮＤゲート、２１．２
２．２３．４０゜４１．４２・・・・・・ＮＡＮＤゲー
ト、３０・・・・・・ラッチ回路、８１・・・・・・３
ステートバツフア。
Claims (1)
- 出力バッファの多数同時動作を回避するように、出力信
号をいくつかの組に分けて変化させる手段を設けたこと
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179232A JPH0344108A (ja) | 1989-07-11 | 1989-07-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179232A JPH0344108A (ja) | 1989-07-11 | 1989-07-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0344108A true JPH0344108A (ja) | 1991-02-26 |
Family
ID=16062254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1179232A Pending JPH0344108A (ja) | 1989-07-11 | 1989-07-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0344108A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0712209A3 (en) * | 1994-11-10 | 1997-10-01 | Brooktree Corp | System and method for minimizing noise in a semiconductor integrated circuit |
-
1989
- 1989-07-11 JP JP1179232A patent/JPH0344108A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0712209A3 (en) * | 1994-11-10 | 1997-10-01 | Brooktree Corp | System and method for minimizing noise in a semiconductor integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2004517542A (ja) | デジタル周波数乗算器 | |
| EP0238874B1 (en) | Double clock frequency timing signal generator | |
| JPS63158475A (ja) | スキヤンパス方式の論理集積回路 | |
| US6404839B1 (en) | Selectable clock divider circuit with a 50% duty cycle clock | |
| JPH06283984A (ja) | パルス位相差符号化回路 | |
| US6686780B2 (en) | Frequency divider with selectable division factor | |
| JPH0344108A (ja) | 半導体集積回路 | |
| US7521972B2 (en) | Fifty percent duty cycle clock divider circuit and method | |
| JP3489178B2 (ja) | 同期式カウンタ | |
| JP3052691B2 (ja) | パルス位相差符号化回路 | |
| JP2632512B2 (ja) | 半導体集積回路 | |
| JPH01272986A (ja) | 半導体集積回路 | |
| JP2624142B2 (ja) | スキャンテスト用クロック発生回路 | |
| JP2841360B2 (ja) | タイミング・ジエネレータ | |
| JPH04142116A (ja) | 可変分周器 | |
| JP3285173B2 (ja) | アナログデジタル混載集積回路のテスト回路 | |
| JP2924023B2 (ja) | クロック分周回路 | |
| JPH03186912A (ja) | クロック信号選択回路 | |
| JPH0815392A (ja) | テストモード設定回路 | |
| JP2003142992A (ja) | クロック生成回路 | |
| JPS6326565B2 (ja) | ||
| JPH0429248B2 (ja) | ||
| JP3829676B2 (ja) | 可変分周器 | |
| JP2856169B2 (ja) | スキャンパス回路 | |
| JPH0729505Y2 (ja) | 論理波形発生装置 |