JPH0511025A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【構成】 テスト専用ピンの機能を、実動作で使用する
ＩＣピンに併せもたせた兼用ピン１Ａと、この兼用ピン
１Ａに接続されるテスト回路４から構成される。 【効果】 テスト専用ピンを設けることなく、テスト時
間を短縮することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、テスト専用ピンを設
けなくとも、内部回路についてテストを行うことが可能
なテスト回路を付加した半導体集積回路に関するもので
ある。

【０００２】

【従来の技術】デジタルＩＣの内部回路をテストする方
式については、様々な方式が採用されているが、大きく
２つに分けることができる。ひとつは、デジタルＩＣの
内部回路が実動作状態で使用するクロック（以下、「実
機クロック」という。）を用いて、前記デジタルＩＣの
内部回路をテストする方式である。この実機クロックを
用いる方式は、テスト方式に全く気を配る必要がない
が、実動作で内部回路をテストするために、余計なテス
ト時間を要する。もうひとつは、テスト時間短縮のため
に、実機クロックの代わりに早回しクロックを用いる方
式である。

【０００３】従来例の構成を図３を参照しながら説明す
る。図３は従来の半導体集積回路を示す回路図である。

【０００４】図３において、１はテスト専用ピンである
セレクタ制御用ピン、２はセレクタ、３はセレクタ２に
接続されたカウンタである。

【０００５】つぎに、前述した従来例の動作を図４を参
照しながら説明する。図４(ａ)〜(ｄ)は、従来の半導体
集積回路の動作を示すタイミングチャートである。図４
において、(ａ)は実機クロックａ、(ｂ)は早回しクロッ
クｂ、(ｃ)はセレクタ制御入力ｃ、(ｄ)はセレクタ出力
ｄをそれぞれ示す。

【０００６】説明を容易にするために、テストされるデ
ジタルＩＣの内部回路は、カウンタ３を例に取る。ここ
で、カウンタ３とは、入力されたパルスを計数し、ある
決められた回数を計数し終わると、信号を外部に出力す
るデジタル回路である。図３は、実機クロックａと早回
しクロックｂを切り替えるためのセレクタ２を用いた場
合である。

【０００７】図４の期間は早回しクロックｂを使用し
た場合のテスト時間であり、また、期間は実機クロッ
クａを使用した場合のテスト時間である。これらを比較
してみると、同数のパルスを計数する場合、早回しクロ
ックｂを使用するときはテスト時間が少なくて済むこと
がわかる。しかし、この早回しクロックｂを用いる場合
は、テストを行うための専用ピンが必要であり、もしＩ
Ｃパッケージの制約上テスト専用ピン１が追加できない
場合は、早回しクロックｂを用いてのテストができなく
なる。

【０００８】

【発明が解決しようとする課題】上述したような従来の
半導体集積回路では、テスト時間削減のためにはテスト
専用ピン１の追加を余儀なくされており、テスト専用ピ
ン１がないとテスト時間削減ができないという問題点が
あった。

【０００９】この発明は、前述した問題点を解決するた
めになされたもので、テスト専用ピンを設けることな
く、テスト時間を短縮することができる半導体集積回路
を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係る半導体集
積回路は、次に掲げる手段を備えたものである。 〔１〕 実動作モードではローレベル及びハイレベルの
ＤＣ信号を入力して内部回路を操作し、テストモードで
は前記実動作モードでは使用することがない信号を入力
する兼用ピン。 〔２〕 前記兼用ピンに接続され早回しクロックを入力
するテスト回路。

【００１１】

【作用】この発明においては、兼用ピンによって、実動
作モードではローレベル及びハイレベルのＤＣ信号が入
力されて内部回路が操作され、テストモードでは前記実
動作モードでは使用することがない信号が入力される。
また、前記兼用ピンに接続されたテスト回路によって、
早回しクロックが入力される。

【００１２】

【実施例】

実施例１．この発明の実施例１の構成を図１を参照しな
がら説明する。図１は、この発明の実施例１を示す回路
図であり、セレクタ２及びカウンタ３は上述した従来回
路のものと全く同一である。

【００１３】図１において、１Ａは実動作モードとテス
トモードに使用する兼用ピン、４は新たに追加したテス
ト回路であり、Ｄ型フリップフロップ５、６、７及び８
からなる４ビットシフトレジスタ、イクスクルーシブオ
アゲート９、１０、２入力アンドゲート１１、２入力オ
アゲート１２から構成されている。１３は実動作モード
に兼用ピン１Ａより制御されるセレクタであり、テスト
モードでは制御端子Ｓにハイレベルの信号が入力され
る。

【００１４】なお、セレクタ２は、テストモードで兼用
ピン１Ａより制御される早回し選択用であり、制御端子
Ｓにローレベルを入力すると実機クロックが選択され、
ハイレベルを入力すると早回しクロックが選択される。
また、カウンタ３は、テストされるデジタル回路の一例
として取り上げたものであり、説明の便宜上クロックパ
ルスを２発計数するとハイレベルの信号を出力するもの
とする。

【００１５】つぎに、前述した実施例１の動作を図２を
参照しながら説明する。図２(ａ)〜(ｐ)は、この発明の
実施例１の動作を示すタイミングチャートである。図２
において、(ａ)は兼用ピン１Ａの入力、(ｂ)は実機クロ
ックｆ、(ｃ)は早回しクロックｇである。(ｄ)、(ｅ)、
(ｆ)及び(ｇ)はＤ型フリップフロップ５、６、７及び８
のＱ端子から出力される信号ｈ、ｉ、ｊ及びｋである。
(ｈ)はイクスクルーシブオアゲート９より出力される信
号ｒ、(ｉ)はイクスクルーシブオアゲート１０より出力
される信号ｍ、(ｊ)はアンドゲート１１から出力される
信号ｎ、(ｋ)はオアゲート１２から出力される信号ｑ、
(ｍ)はセレクタ２のＹ出力、(ｎ)は上記信号ｆ、(ｐ)は
カウンタ３から出力される信号ｐをそれぞれ示す。

【００１６】なお、実機クロックｆ、早回しクロックｇ
はセレクタ２により選択され、次段のカウンタ３に入力
される。また、早回しクロックｇは４ビットシフトレジ
スタのシフトクロックとしての役目も兼ねる。

【００１７】図２において、期間と期間はデジタル
ＩＣの実動作モードであり、このうち期間は実動作モ
ードからテストモードへの遷移期間を含む。期間は
テストモードを表し、テストモードから実動作モードへ
の遷移期間を含む。

【００１８】期間の場合、兼用ピン１Ａを用いてロー
レベル又はハイレベルのＤＣ信号を適宜切り替え入力
し、セレクタ１３を操作する。この場合、ハイレベルか
らローレベル（若しくはローレベルからハイレベル）へ
の切り替え時に、信号ｒと信号ｍにはハイレベルが発生
するが、発生する時刻がずれているので、次段のアンド
ゲート１１を通った信号ｎは常にローレベルになり、よ
ってセレクタ２では実機クロックｆが選択され、カウン
タ３に実機クロックｆが入力される。

【００１９】つぎに、テストモード期間について説明
する。テストモード期間を実現するためには、兼用ピ
ン１Ａから早回しクロックｇに対して２倍の周期になる
パルスを入力する。なお、実動作モードではセレクタ制
御用のピンから周期をもったパルスを入力することはな
い。この結果、信号ｈと信号ｉは極性が逆になり、イク
スクルーシブオアゲート９の出力信号ｒはハイレベルに
なる。同様に、信号ｊと信号ｋも極性が逆になり、イク
スクルーシブオアゲート１０の出力信号ｍはハイレベル
になる。従って、アンドゲート１１の出力信号ｎもハイ
レベルとなり、セレクタ２において早回しクロックｇが
選択され、カウンタ３に早回しクロックｇが入力され
る。

【００２０】なお、実動作モード期間からテストモー
ド期間に移行する場合、兼用ピン１Ａから早回しクロ
ックｇに対して２倍の周期になるパルスを入力すればよ
いことを説明したが、即座に実動作モード期間からテ
ストモード期間に移行するというわけでなく、遷移期
間が存在する。この遷移期間とは、シフトレジスタ
からの出力信号ｈ、ｉ、ｊ及びｋの極性が全て同じ状態
（例えば、Ｌ、Ｌ、Ｌ、Ｌ）から、極性が交互に繰り返
す状態（例えば、Ｌ、Ｈ、Ｌ、Ｈ）になるまでの時間で
あり、当然ながらこの遷移期間ではまだ実動作モード
を保持している。

【００２１】反対にテストモード期間から実動作モー
ド期間に移行する場合、兼用ピン１Ａから早回しクロ
ックｇに対して２倍の周期になるパルスを入力し続けて
いる状態から、ローレベルもしくはハイレベルのＤＣ信
号を入力するように切り替えればよいが、この場合も即
座にテストモード期間から実動作モード期間に移行
するというわけでなく、遷移期間が存在する。この遷
移期間とは、シフトレジスタからの出力信号ｈ、ｉ、
ｊ及びｋの極性が交互に繰り返す状態（例えば、Ｌ、
Ｈ、Ｌ、Ｈ）から、信号ｈと信号ｉが同一レベルになる
までの時間である。信号ｈと信号ｉが同一レベルになる
ことで、イクスクルーシブオアゲート９の出力がローレ
ベルになり、よってセレクタ２では実機クロックｆが選
択され、カウンタ３に入力される。この遷移期間では
まだテストモードを保持している。

【００２２】また、期間は実機クロックｆと早回しク
ロックｇを用いた場合のテスト時間の差を表しており、
専用ピンを設けることなくテスト時間の短縮を実現する
ことができることを意味している。

【００２３】この発明の実施例１は、前述したように、
ＩＣピン、すなわち実動作で使用する入力ピンにテスト
専用ピンの機能を併せもたせ、上記ＩＣピンに実動作モ
ードでは全く入力されない信号を、あえて入力すること
でテストモードを実現可能にするテスト回路４を備えて
いるので、テスト専用ピンを設ける余裕がなくてもテス
ト時間を短縮することができるという効果を奏する。

【００２４】

【発明の効果】この発明は、以上説明したとおり、実動
作モードではローレベル及びハイレベルのＤＣ信号を入
力して内部回路を操作し、テストモードでは前記実動作
モードでは使用することがない信号を入力する兼用ピン
と、前記兼用ピンに接続され早回しクロックを入力する
テスト回路とを備えたので、テスト専用ピンを設けるこ
となく、テスト時間を短縮することができるという効果
を奏する。

【図面の簡単な説明】

【図１】この発明の実施例１を示す回路図である。

【図２】この発明の実施例１の動作を示すタイミングチ
ャートである。

【図３】従来の半導体集積回路を示す回路図である。

【図４】従来の半導体集積回路の動作を示すタイミング
チャートである。

【符号の説明】 １Ａ 兼用ピン ２ セレクタ ３ カウンタ ４ テスト回路

Claims (1)

1. 【特許請求の範囲】 【請求項１】 実動作モードではローレベル及びハイレ
   ベルのＤＣ信号を入力して内部回路を操作し、テストモ
   ードでは前記実動作モードでは使用することがない信号
   を入力する兼用ピン、並びに前記兼用ピンに接続され早
   回しクロックを入力するテスト回路を備えたことを特徴
   とする半導体集積回路。