JPH01273291A - スタティックメモリ集積回路 - Google Patents
スタティックメモリ集積回路Info
- Publication number
- JPH01273291A JPH01273291A JP63101806A JP10180688A JPH01273291A JP H01273291 A JPH01273291 A JP H01273291A JP 63101806 A JP63101806 A JP 63101806A JP 10180688 A JP10180688 A JP 10180688A JP H01273291 A JPH01273291 A JP H01273291A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- power supply
- level
- channel mos
- static memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はスタティックメモリに関し、特にメモリセルへ
の電源供給方法に関する。
の電源供給方法に関する。
［従来の技術］
従来、スタティックメモリのメモリセルの電源レベルは
第３図に示すように周辺回路ブロックの電源レベルと同
じく、外部供給電源レベルに等しかった。
第３図に示すように周辺回路ブロックの電源レベルと同
じく、外部供給電源レベルに等しかった。
［発明が解決しようとする問題点コ
スタティックメモリの大容量化を４Ｍビットレベルに進
展させようとすると、メモリセルのドライバートランジ
スタのゲート長を約０．５μｍまで縮小しないと合理的
なチップサイズを実現できない。しかしながら従来のス
タティックメモリではメモリセルの電源レベルが、外部
電源レベルと同一の５ｖであるため、トランジスタの信
頼性やリーク電流の問題で、トランジスタのゲート長を
０．８μｍ以下にはできず、４Ｍビット以上のスタティ
ックメモリの実現が困難であった。また単に外部電源を
下げることは、アクセスタイムの遅れをもたらし、高速
化の要求に応えられなかった。
展させようとすると、メモリセルのドライバートランジ
スタのゲート長を約０．５μｍまで縮小しないと合理的
なチップサイズを実現できない。しかしながら従来のス
タティックメモリではメモリセルの電源レベルが、外部
電源レベルと同一の５ｖであるため、トランジスタの信
頼性やリーク電流の問題で、トランジスタのゲート長を
０．８μｍ以下にはできず、４Ｍビット以上のスタティ
ックメモリの実現が困難であった。また単に外部電源を
下げることは、アクセスタイムの遅れをもたらし、高速
化の要求に応えられなかった。
［問題点を解決するための手段］
本発明は周辺回路に電源を供給している外部電源入力端
子と、メモリセルへの電源供給配線とをトランジスタを
介してつなぐことにより、メモリセルの電源レベルのみ
を低くし、アクセスタイムの遅延をもたらすことなく、
スタティックメモリの高密度化を実現している。
子と、メモリセルへの電源供給配線とをトランジスタを
介してつなぐことにより、メモリセルの電源レベルのみ
を低くし、アクセスタイムの遅延をもたらすことなく、
スタティックメモリの高密度化を実現している。
［実施例コ
次に実施例を用いて本発明を説明する。
第１図は本発明の第１実施例に係るスタティックメモリ
のメモリセル部を示す回路図である。メモリセルは４個
のＮチャンネルＭＯＳ）ランジスタ１〜４と２個の高抵
抗素子５．６で構成されている外部電源入力端子７とメ
モリセル電源の間に、ゲート電極をトレイン電極に直結
したＮチャンネルＭＯＳ）ランジスタ８を置き、メモリ
セル電源レベルをトランジスタのしきい値分だけ低下さ
せている。又ビット線のプリチャージレベル、書き込み
高レベル及びワード線の高レベルも外部電源レベルより
ＮチャンネルＭＯＳ）ランジスタ９〜１１のしきい値分
だけ低くなるように構成されている。しきい値の値をコ
ントロールすることにより、メモリセルに印加される電
源レベルを任意に設定することができる。
のメモリセル部を示す回路図である。メモリセルは４個
のＮチャンネルＭＯＳ）ランジスタ１〜４と２個の高抵
抗素子５．６で構成されている外部電源入力端子７とメ
モリセル電源の間に、ゲート電極をトレイン電極に直結
したＮチャンネルＭＯＳ）ランジスタ８を置き、メモリ
セル電源レベルをトランジスタのしきい値分だけ低下さ
せている。又ビット線のプリチャージレベル、書き込み
高レベル及びワード線の高レベルも外部電源レベルより
ＮチャンネルＭＯＳ）ランジスタ９〜１１のしきい値分
だけ低くなるように構成されている。しきい値の値をコ
ントロールすることにより、メモリセルに印加される電
源レベルを任意に設定することができる。
第２図に本発明の第２実施例を示す。本実施例ではＢＩ
ＣＭＯ５構成を採用しており、メモリセルは２個のＰチ
ャンネルトランジスタ２１． ２２と４個のＮチャンネ
ルトランジスタ２３〜２６とて構成されている。メモリ
セルの電源配線はＮＰＮバイポーラトランジスタ２７を
介して外部電源人力配線２８と結ばれており、電圧レベ
ルはセル電源の方が周辺回路電源よりＰＮ接合順方向耐
圧ＶＦＯ分だけ低い。又ワード線のドライバーにもＢＩ
ＣＭＯＳドライバー２９を使用しており、ワード線レベ
ルも周辺回路電源よりＶＦだけ低い。
ＣＭＯ５構成を採用しており、メモリセルは２個のＰチ
ャンネルトランジスタ２１． ２２と４個のＮチャンネ
ルトランジスタ２３〜２６とて構成されている。メモリ
セルの電源配線はＮＰＮバイポーラトランジスタ２７を
介して外部電源人力配線２８と結ばれており、電圧レベ
ルはセル電源の方が周辺回路電源よりＰＮ接合順方向耐
圧ＶＦＯ分だけ低い。又ワード線のドライバーにもＢＩ
ＣＭＯＳドライバー２９を使用しており、ワード線レベ
ルも周辺回路電源よりＶＦだけ低い。
［発明の効果コ
以上説明したように本発明は、メモリセル部の電源配線
と周辺回路の電源配線をトランジスタを介して結ぶこと
により、メモリセル部に印加される電源レベルを、周辺
回路に印加される電源レベルより低くし、メモリセルの
縮小を可能にし、アクセスタイムを損なうことなく、Ｍ
ビットレベルの高集積ＭＯＳスタティックメモリを実現
するものである。
と周辺回路の電源配線をトランジスタを介して結ぶこと
により、メモリセル部に印加される電源レベルを、周辺
回路に印加される電源レベルより低くし、メモリセルの
縮小を可能にし、アクセスタイムを損なうことなく、Ｍ
ビットレベルの高集積ＭＯＳスタティックメモリを実現
するものである。
第１図は本発明の第１実施例を示す回路図、第２図は本
発明の第２実施例を示す回路図、第３図は従来のスタテ
ィックメモリのセル部を示す回路図である。 ＸＪ＋３’Ｊ・・・・ワード線、ビット線選択信号、１
〜４．８〜１１・・・ＮチャンネルＭＯＳトランジスタ
、 ５〜６・・・・・・・高抵抗素子、 ７・・・・・・・・・外部電源入力端子、２１．２２・
・ＰチャンネルＭＯＳトランジスタ、２３〜２６・・Ｎ
チャンネルＭＯＳ）ランジスタ、２７・・・・・ＮＰＮ
バイポーラトランジスタ、２８・・・・・外部電源入力
端子、 ２９・・・・ＢＩＣＭＯＳドライバー。 第１図
発明の第２実施例を示す回路図、第３図は従来のスタテ
ィックメモリのセル部を示す回路図である。 ＸＪ＋３’Ｊ・・・・ワード線、ビット線選択信号、１
〜４．８〜１１・・・ＮチャンネルＭＯＳトランジスタ
、 ５〜６・・・・・・・高抵抗素子、 ７・・・・・・・・・外部電源入力端子、２１．２２・
・ＰチャンネルＭＯＳトランジスタ、２３〜２６・・Ｎ
チャンネルＭＯＳ）ランジスタ、２７・・・・・ＮＰＮ
バイポーラトランジスタ、２８・・・・・外部電源入力
端子、 ２９・・・・ＢＩＣＭＯＳドライバー。 第１図
Claims (1)
- スタティックメモリ集積回路のメモリセル部とワード線
とビット線とに周辺回路の電源配線からトランジスタを
介して並列に電源を供給することを特徴とするスタティ
ックメモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101806A JPH01273291A (ja) | 1988-04-25 | 1988-04-25 | スタティックメモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101806A JPH01273291A (ja) | 1988-04-25 | 1988-04-25 | スタティックメモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01273291A true JPH01273291A (ja) | 1989-11-01 |
Family
ID=14310381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63101806A Pending JPH01273291A (ja) | 1988-04-25 | 1988-04-25 | スタティックメモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01273291A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52156520A (en) * | 1976-06-23 | 1977-12-27 | Hitachi Ltd | Memory system |
| JPS57117182A (en) * | 1981-01-14 | 1982-07-21 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS5856288A (ja) * | 1981-09-28 | 1983-04-02 | Toshiba Corp | 半導体集積回路 |
| JPS60127596A (ja) * | 1983-12-14 | 1985-07-08 | Fujitsu Ltd | 半導体集積回路 |
| JPS60170090A (ja) * | 1984-02-13 | 1985-09-03 | Hitachi Ltd | 半導体集積回路 |
| JPS6251092A (ja) * | 1985-08-29 | 1987-03-05 | Sony Corp | デ−タ線駆動回路 |
-
1988
- 1988-04-25 JP JP63101806A patent/JPH01273291A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52156520A (en) * | 1976-06-23 | 1977-12-27 | Hitachi Ltd | Memory system |
| JPS57117182A (en) * | 1981-01-14 | 1982-07-21 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS5856288A (ja) * | 1981-09-28 | 1983-04-02 | Toshiba Corp | 半導体集積回路 |
| JPS60127596A (ja) * | 1983-12-14 | 1985-07-08 | Fujitsu Ltd | 半導体集積回路 |
| JPS60170090A (ja) * | 1984-02-13 | 1985-09-03 | Hitachi Ltd | 半導体集積回路 |
| JPS6251092A (ja) * | 1985-08-29 | 1987-03-05 | Sony Corp | デ−タ線駆動回路 |
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