JPH01273359A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01273359A JPH01273359A JP10295488A JP10295488A JPH01273359A JP H01273359 A JPH01273359 A JP H01273359A JP 10295488 A JP10295488 A JP 10295488A JP 10295488 A JP10295488 A JP 10295488A JP H01273359 A JPH01273359 A JP H01273359A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- threshold voltage
- dfet
- efet
- gate direction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 230000005669 field effect Effects 0.000 claims description 5
- 150000001875 compounds Chemical class 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 abstract description 8
- 230000001681 protective effect Effects 0.000 abstract description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 4
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は半導体集積回路に関し、特に化合物半導体上に
形成したエンハンスメント型電界効果トランジスタ（以
下、ＥＦＥＴと称する）と、デプレッション型ＦＥＴ（
以下、ＤＦＥＴと称する）で構成されたＤＣＦＬ論理回
路に関する。
形成したエンハンスメント型電界効果トランジスタ（以
下、ＥＦＥＴと称する）と、デプレッション型ＦＥＴ（
以下、ＤＦＥＴと称する）で構成されたＤＣＦＬ論理回
路に関する。
従来、ＥＦＥＴとＤＦＥＴとで構成されるＤＣＦＬ論理
回路として、例えば第４図に示すように、ＤＦＥＴを負
荷としたＥＦＥＴからなるインバータがある。第５図は
このインバータの平面レイアウト図であり、ＤＦＥＴと
ＥＦＥＴとをＣａＡｓ基板１上に各ＦＥＴのゲートが平
行となるように隣合って配列し、所定の電気接続を行う
構成となっている。
回路として、例えば第４図に示すように、ＤＦＥＴを負
荷としたＥＦＥＴからなるインバータがある。第５図は
このインバータの平面レイアウト図であり、ＤＦＥＴと
ＥＦＥＴとをＣａＡｓ基板１上に各ＦＥＴのゲートが平
行となるように隣合って配列し、所定の電気接続を行う
構成となっている。
上述したＤＣＦＬ論理回路においては、論理振幅が０．
６Ｖ程度と小さイタメ、ＥＦＥＴ、ＥＦＥＴのしきい値
電圧ｖ１．相互コンダクタンスｇｍ等の値が回路のマー
ジンに大きく影響する。しかしながら、第５図に示した
ような構成では、プロセス途中で特性チエツクを行い得
る時点には既にこれらの値は固定されており、特性チエ
ツクの結果をフィードバックしてマージンを大きくする
ことは困難である。また、ＤＣＦＬ論理回路では、ＥＦ
ＥＴとＤＦＥＴとでは夫々しきい値電圧■。
６Ｖ程度と小さイタメ、ＥＦＥＴ、ＥＦＥＴのしきい値
電圧ｖ１．相互コンダクタンスｇｍ等の値が回路のマー
ジンに大きく影響する。しかしながら、第５図に示した
ような構成では、プロセス途中で特性チエツクを行い得
る時点には既にこれらの値は固定されており、特性チエ
ツクの結果をフィードバックしてマージンを大きくする
ことは困難である。また、ＤＣＦＬ論理回路では、ＥＦ
ＥＴとＤＦＥＴとでは夫々しきい値電圧■。
が相違するために、これらしきい値電圧を相違させるた
めの工程、例えば各ＦＥＴの不純物濃度を相違させる等
の工程が必要となり、工程が煩雑なものになるという問
題もある。
めの工程、例えば各ＦＥＴの不純物濃度を相違させる等
の工程が必要となり、工程が煩雑なものになるという問
題もある。
本発明は回路のマージンを大きくし、か“っ工程の簡略
化を可能とする半導体集積回路を提供することを目的と
している。
化を可能とする半導体集積回路を提供することを目的と
している。
本発明の半導体集積回路は、面方位が（１００）の化合
物半導体基板上に、ゲート方向が〔０１■〕のＦＥＴ、
ゲート方向が（０１１）のＦＥＴを形成し、これらをＥ
ＦＥＴ又はＤＦＥＴとして回路構成している。
物半導体基板上に、ゲート方向が〔０１■〕のＦＥＴ、
ゲート方向が（０１１）のＦＥＴを形成し、これらをＥ
ＦＥＴ又はＤＦＥＴとして回路構成している。
この場合、ゲート方向〔０１１〕のＦ Ｅ ＴをＥＦＥ
Ｔとしたときに、ゲート方向（０１１）のＦＥＴがＤ
Ｆ Ｅ Ｔとなり、或いはその逆の関係となる。
Ｔとしたときに、ゲート方向（０１１）のＦＥＴがＤ
Ｆ Ｅ Ｔとなり、或いはその逆の関係となる。
〔作用］
上述した構成では、保護膜の膜厚や改質等の調節により
各ＦＥＴのしきい値電圧を調整し、特性チエツクのフィ
ードバックによる回路マージンを大きくする。また、１
回のイオン注入により各ＦＥＴのしきい値電圧を夫々異
なる値に設定する。
各ＦＥＴのしきい値電圧を調整し、特性チエツクのフィ
ードバックによる回路マージンを大きくする。また、１
回のイオン注入により各ＦＥＴのしきい値電圧を夫々異
なる値に設定する。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例の平面レイアウト図であり
、ここでは第４図に示したＤ ＣＦ Ｌ構成のインバー
タに本発明を適用した例を示している。
、ここでは第４図に示したＤ ＣＦ Ｌ構成のインバー
タに本発明を適用した例を示している。
図において、面方位（１００）のＧａＡｓ基板１上に、
ゲート方向〔０１１〕のＥＦＥＴと、ゲート方向（０１
１）のＤＦＥＴを形成している。
ゲート方向〔０１１〕のＥＦＥＴと、ゲート方向（０１
１）のＤＦＥＴを形成している。
つまり、各ＦＥＴのゲートの方向が直角となるようにレ
イアウトを設定している。これらのＥＦＥＴ（！＝ＤＦ
ＥＴは図外の導体配線により相互に電気接続し、第４図
のインバータを構成している。
イアウトを設定している。これらのＥＦＥＴ（！＝ＤＦ
ＥＴは図外の導体配線により相互に電気接続し、第４図
のインバータを構成している。
ここで、これらＦＥＴ０上に厚さ１．８μｍのシリコン
酸化膜をＣＶＤ法により形成して保護膜としたとき、Ｅ
ＦＥＴとＤＦＥＴの各しきい値電圧ＶＴと、チャネルイ
オン注入量の関係は第２図のようになった。即ち、イオ
ン注入量が２Ｘ１０”ｃｍ−”のとき、ゲート方向［：
０ＩＴ）のＦＥＴのしきい値電圧■、は＋０．２Ｖとな
り、ゲート方向（０１１３のＦＥＴのしきい値電圧■７
は、−０，５Ｖとなり、夫々ＥＦＥＴ、ＤＦＥＴとして
構成できることが判る。したがって、１回のイオン注入
によりＥＦＥＴとＤＦＥＴを同時に得ることができる。
酸化膜をＣＶＤ法により形成して保護膜としたとき、Ｅ
ＦＥＴとＤＦＥＴの各しきい値電圧ＶＴと、チャネルイ
オン注入量の関係は第２図のようになった。即ち、イオ
ン注入量が２Ｘ１０”ｃｍ−”のとき、ゲート方向［：
０ＩＴ）のＦＥＴのしきい値電圧■、は＋０．２Ｖとな
り、ゲート方向（０１１３のＦＥＴのしきい値電圧■７
は、−０，５Ｖとなり、夫々ＥＦＥＴ、ＤＦＥＴとして
構成できることが判る。したがって、１回のイオン注入
によりＥＦＥＴとＤＦＥＴを同時に得ることができる。
また、各ゲート方向間のしきい値電圧■７の差は、第２
図では約０．７Ｖであるが、この値は保護膜の膜厚、膜
質、形成方法等により変化されるため、例えばこの例で
はシリコン酸化膜をエツチングし、或いは追加成長させ
ることにより夫々百ｍＶのオーダでＥＦＥＴ、ＤＦＥＴ
の各しきい値電圧■、を減少させ、或いは増加させるこ
とができる。したがって、特性のチエツクを行った後に
、前記した工程を実行することにより、ＥＦＥＴとＤＦ
ＥＴのしきい値電圧Ｖ丁のバランスをある程度調節でき
、その分目路やプロセスのマージンを大きくすることが
できる。
図では約０．７Ｖであるが、この値は保護膜の膜厚、膜
質、形成方法等により変化されるため、例えばこの例で
はシリコン酸化膜をエツチングし、或いは追加成長させ
ることにより夫々百ｍＶのオーダでＥＦＥＴ、ＤＦＥＴ
の各しきい値電圧■、を減少させ、或いは増加させるこ
とができる。したがって、特性のチエツクを行った後に
、前記した工程を実行することにより、ＥＦＥＴとＤＦ
ＥＴのしきい値電圧Ｖ丁のバランスをある程度調節でき
、その分目路やプロセスのマージンを大きくすることが
できる。
第３図は本発明の第２実施例の平面レイアウト図であり
、第１実施例と同様にＤ ＣＦ Ｌのインバータを構成
した例を示している。
、第１実施例と同様にＤ ＣＦ Ｌのインバータを構成
した例を示している。
この例では、面方位（１００）のＧａＡｓ１板１上に、
ＥＦＥＴのゲート方向（０１１）、ＤＦＥＴのゲート方
向間 上に減圧ＣＶＤによるシリコン酸化膜を０．２μｍ、更
にプラズマＣＶＤによるシリコン酸化膜を１．０μｍ形
成して保護膜としたときのしきい値電圧■アは、方位依
存性が第１実施例とは逆となり、ゲート長り、＝ ０．
６μｍ、チャネルイオン注入エネルギ３０ＫｅＶ、
ドーズ量２．８Ｘ １０ ”ｃｍ−２のとき、（０１１
）方向のＦＥＴでしきい値電圧ＶＴ＝＋ ０．ＩＶ、
（０１１）方向のＦＥＴでしきい値電圧■アー−０，
３５Ｖが得られた。
ＥＦＥＴのゲート方向（０１１）、ＤＦＥＴのゲート方
向間 上に減圧ＣＶＤによるシリコン酸化膜を０．２μｍ、更
にプラズマＣＶＤによるシリコン酸化膜を１．０μｍ形
成して保護膜としたときのしきい値電圧■アは、方位依
存性が第１実施例とは逆となり、ゲート長り、＝ ０．
６μｍ、チャネルイオン注入エネルギ３０ＫｅＶ、
ドーズ量２．８Ｘ １０ ”ｃｍ−２のとき、（０１１
）方向のＦＥＴでしきい値電圧ＶＴ＝＋ ０．ＩＶ、
（０１１）方向のＦＥＴでしきい値電圧■アー−０，
３５Ｖが得られた。
（発明の効果）
以上説明したように本発明は、ゲート方向が直交するＦ
ＥＴをＥＦＥＴ又はＤＦＥＴとして回路構成しているの
で、保護膜の膜厚や膜質等の調節により各ＦＥＴのしき
い値電圧を調整し、特性チエツクのフィードバックによ
る回路マージンを大きくする。また、適当な条件下では
、１回のイオン注入プロセスでＥＦＥＴとＤＦＥＴを同
時に形成でき、工程の簡略化を達成できる。
ＥＴをＥＦＥＴ又はＤＦＥＴとして回路構成しているの
で、保護膜の膜厚や膜質等の調節により各ＦＥＴのしき
い値電圧を調整し、特性チエツクのフィードバックによ
る回路マージンを大きくする。また、適当な条件下では
、１回のイオン注入プロセスでＥＦＥＴとＤＦＥＴを同
時に形成でき、工程の簡略化を達成できる。
第１図は本発明の第１実施例の平面レイアウト図、第２
図はイオン注入量としきい値電圧の関係を示す図、第３
図は本発明の第２実施例の平面レイアウト図、第４図は
ＤＣＦＬ回路のインバータの回路図、第５図は従来の平
面レイアウト図である。 １・・・（１００）ＧａＡｓ基板、ＥＦＥＴ・ｘンハン
スメント型電界効果トランジスタ、ＤＦＥＴ・・・デプ
レッション型電界効果トランジスタ。 第１図 第３図 −＋？ネルイｚン３１ｋｌ−０ｚ−Ｊｊ （ｉｏ
”ｃｍ−２）第４図 第５図
図はイオン注入量としきい値電圧の関係を示す図、第３
図は本発明の第２実施例の平面レイアウト図、第４図は
ＤＣＦＬ回路のインバータの回路図、第５図は従来の平
面レイアウト図である。 １・・・（１００）ＧａＡｓ基板、ＥＦＥＴ・ｘンハン
スメント型電界効果トランジスタ、ＤＦＥＴ・・・デプ
レッション型電界効果トランジスタ。 第１図 第３図 −＋？ネルイｚン３１ｋｌ−０ｚ−Ｊｊ （ｉｏ
”ｃｍ−２）第４図 第５図
Claims (1)
- 【特許請求の範囲】 １、面方位が（１００）の化合物半導体基板上に、ゲー
ト方向が〔０１１〕の電界効果トランジスタと、ゲート
方向が〔０１１〕の電界効果トランジスタを形成し、こ
れらをエンハンスメント型又はデプレッション型の各ト
ランジスタとして回路構成したことを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10295488A JPH01273359A (ja) | 1988-04-26 | 1988-04-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10295488A JPH01273359A (ja) | 1988-04-26 | 1988-04-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01273359A true JPH01273359A (ja) | 1989-11-01 |
Family
ID=14341201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10295488A Pending JPH01273359A (ja) | 1988-04-26 | 1988-04-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01273359A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60176276A (ja) * | 1984-02-22 | 1985-09-10 | Nec Corp | ガリウム砒素集積回路 |
| JPS61189670A (ja) * | 1985-02-19 | 1986-08-23 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS61202470A (ja) * | 1985-03-05 | 1986-09-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS6213079A (ja) * | 1985-07-11 | 1987-01-21 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS6236874A (ja) * | 1985-08-09 | 1987-02-17 | Fujitsu Ltd | 半導体装置 |
| JPS64770A (en) * | 1987-03-20 | 1989-01-05 | Agency Of Ind Science & Technol | Compound semiconductor integrated circuit |
-
1988
- 1988-04-26 JP JP10295488A patent/JPH01273359A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60176276A (ja) * | 1984-02-22 | 1985-09-10 | Nec Corp | ガリウム砒素集積回路 |
| JPS61189670A (ja) * | 1985-02-19 | 1986-08-23 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS61202470A (ja) * | 1985-03-05 | 1986-09-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS6213079A (ja) * | 1985-07-11 | 1987-01-21 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS6236874A (ja) * | 1985-08-09 | 1987-02-17 | Fujitsu Ltd | 半導体装置 |
| JPS64770A (en) * | 1987-03-20 | 1989-01-05 | Agency Of Ind Science & Technol | Compound semiconductor integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5012448A (en) | Sense amplifier for a ROM having a multilevel memory cell | |
| US4682055A (en) | CFET inverter having equal output signal rise and fall times by adjustment of the pull-up and pull-down transconductances | |
| JPS62120121A (ja) | Ｃｍｏｓ出力ドライブ回路 | |
| JPH02292859A (ja) | Ｃｍｏｓ回路に対するｎｍｏｓドライバー回路 | |
| JPH0378810A (ja) | 半導体集積回路 | |
| US5786618A (en) | ROM memory cell with non-uniform threshold voltage | |
| WO1993021659A1 (en) | Semiconductor devices with a double gate | |
| DE10311085A1 (de) | Halbleiterspeicher | |
| US5272369A (en) | Circuit element with elimination of kink effect | |
| JPH01273359A (ja) | 半導体集積回路 | |
| US4679298A (en) | Method of fabrication of GaAs complementary enhancement mode junction field effect transistor | |
| US5751053A (en) | Semiconductor device having a bipolar transistor and method of manufacturing the same | |
| JPH04370965A (ja) | 半導体装置 | |
| JPH02292833A (ja) | Ｌｄｄトランジスタ | |
| EP0818819A1 (en) | Improvements in or relating to semiconductor devices | |
| JP2557846B2 (ja) | 半導体集積回路 | |
| JP3171948B2 (ja) | しきい値電圧ばらつき修正方法 | |
| EP0468422B1 (en) | Semiconductor memory | |
| JPS63169113A (ja) | 半導体集積回路 | |
| JPS61256819A (ja) | 電圧検出回路 | |
| JPH0368572B2 (ja) | ||
| JPH03177062A (ja) | 差動形電流源回路 | |
| EP0020113A1 (en) | Semiconductor device | |
| JPH0282569A (ja) | 半導体装置およびその製造方法 | |
| KR0167270B1 (ko) | 엔모스 트랜지스터 제조 방법 |