JPH0378810A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0378810A JPH0378810A JP1214855A JP21485589A JPH0378810A JP H0378810 A JPH0378810 A JP H0378810A JP 1214855 A JP1214855 A JP 1214855A JP 21485589 A JP21485589 A JP 21485589A JP H0378810 A JPH0378810 A JP H0378810A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- integrated circuit
- source
- semiconductor integrated
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ＭＯＳトランジスタを用いた基準電圧を発生
する半導体集積回路に関するものである。
する半導体集積回路に関するものである。
（従来の技術）
以下第７図を参照して、従来技術による半導体集積回路
について説明する。第７図は、従来技術による半導体集
積回路を示した回路図である。
について説明する。第７図は、従来技術による半導体集
積回路を示した回路図である。
従来技術による半導体集積回路は、ｖＣＣレベルの電源
に一端が接続された抵抗（２０）と、この抵抗（２０）
の他端に陽極が接続されたダイオード（２１）と、この
ダイオード（２１）の陰極に陽極が接続され、陰極に０
レベルの電源が接続されたダイオード（２２）とを備え
、抵抗（２０）とダイオード（２１）の接続点が出力端
子に接続されている。
に一端が接続された抵抗（２０）と、この抵抗（２０）
の他端に陽極が接続されたダイオード（２１）と、この
ダイオード（２１）の陰極に陽極が接続され、陰極に０
レベルの電源が接続されたダイオード（２２）とを備え
、抵抗（２０）とダイオード（２１）の接続点が出力端
子に接続されている。
この様な半導体装置によれば、ダイオード（２１）。
（２２）の順方向電圧降下をそれぞれＶＦ、ＶＦ’ と
すると、出力端子にはｖＦとｖＦ′の和が出力される。
すると、出力端子にはｖＦとｖＦ′の和が出力される。
この様にして、出力端子にダイオードの順方向電圧降下
ＶＦ以上の電圧を出力したい時は、ダイオードを複数個
直列接続して、そのダイオードの順方向電圧降下の和で
出力電圧を得ていた。
ＶＦ以上の電圧を出力したい時は、ダイオードを複数個
直列接続して、そのダイオードの順方向電圧降下の和で
出力電圧を得ていた。
（発明が解決しようとする課題）
上記の様な半導体集積回路では、出力端子にダイオード
の順方向電圧降下ＶＦ以上の電圧を出力したい時は、ダ
イオードを複数個直列接続して、それらのダイオードの
順方向電圧降下の和で出力電圧を得ていた。しかしこの
様なダイオードの順方向電圧降下ｖＦは、製造工程にお
けるバラツキがあり、又温度によっても変化してしまう
。この為、ダイオードを複数個直列接続して、それらの
ダイオードの順方向電圧降下の和で出力電圧を得ようと
すると、直列接続した分、その変化は大きくなり、精度
の良い所望の出力電圧を得ることができない。
の順方向電圧降下ＶＦ以上の電圧を出力したい時は、ダ
イオードを複数個直列接続して、それらのダイオードの
順方向電圧降下の和で出力電圧を得ていた。しかしこの
様なダイオードの順方向電圧降下ｖＦは、製造工程にお
けるバラツキがあり、又温度によっても変化してしまう
。この為、ダイオードを複数個直列接続して、それらの
ダイオードの順方向電圧降下の和で出力電圧を得ようと
すると、直列接続した分、その変化は大きくなり、精度
の良い所望の出力電圧を得ることができない。
本発明は、上記の様な問題点を緩和し、製造工程におけ
るバラツキ、及び温度による影響の少ない半導体集積回
路を提供することを目的とする。
るバラツキ、及び温度による影響の少ない半導体集積回
路を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために本発明においては、半導体基
板と、この半導体基板に形成され、一端が第１の電位に
接続された負荷抵抗と、半導体基板に形成され、ソース
に負荷抵抗の他端が接続され、ドレインに第２の電位が
接続され、ゲートにドレインが接続され、チャネル領域
の不純物濃度と半導体基板の不純物濃度が実質上同一で
あるＭＯＳトランジスタと、ソースに接続された出力端
子とを備えた半導体集積回路を提供する。
板と、この半導体基板に形成され、一端が第１の電位に
接続された負荷抵抗と、半導体基板に形成され、ソース
に負荷抵抗の他端が接続され、ドレインに第２の電位が
接続され、ゲートにドレインが接続され、チャネル領域
の不純物濃度と半導体基板の不純物濃度が実質上同一で
あるＭＯＳトランジスタと、ソースに接続された出力端
子とを備えた半導体集積回路を提供する。
（作用）
この様な半導体集積回路によれば、出力端子には第２の
電位とＭｏ８トランジスタのしきい値電圧の和が出力さ
れる。このＭｏＳトランジスタは、チャネル領域と基板
の不純物濃度を同一にしている為に、しきい値電圧はダ
イオードの順方向電圧降下ｖＦよりも高くなる。つまり
、出力端子にダイオードの順方向電圧降下ＶＦ以上の電
圧を出力したい時にも、ダイオードを複数個直列接続す
る必要がなく、このＭｏ３トランジスタを１つ接続すれ
ば良い。この為、複数個のダイオードの順方向電圧降下
ｖＦに受けていた、製造工程におけるバラツキの影響を
、１つのＭＯＳトランジスタのしきい値電圧の変化のみ
におさえることができる。
電位とＭｏ８トランジスタのしきい値電圧の和が出力さ
れる。このＭｏＳトランジスタは、チャネル領域と基板
の不純物濃度を同一にしている為に、しきい値電圧はダ
イオードの順方向電圧降下ｖＦよりも高くなる。つまり
、出力端子にダイオードの順方向電圧降下ＶＦ以上の電
圧を出力したい時にも、ダイオードを複数個直列接続す
る必要がなく、このＭｏ３トランジスタを１つ接続すれ
ば良い。この為、複数個のダイオードの順方向電圧降下
ｖＦに受けていた、製造工程におけるバラツキの影響を
、１つのＭＯＳトランジスタのしきい値電圧の変化のみ
におさえることができる。
（実施例）
以下第１図乃至第６図を参照して、本発明の実施例に係
る半導体集積回路を説明する。第１図は、本発明の第１
の実施例に係る半導体集積回路を示した回路図である。
る半導体集積回路を説明する。第１図は、本発明の第１
の実施例に係る半導体集積回路を示した回路図である。
本発明による半導体集積回路は、ＶＣＣレベルの電源に
接続された抵抗（１）と、この抵抗（１）にソースが接
続され、ドレインにθレベルの電源が接続され、ゲート
がドレインに接続され、チャネル領域と基板の不純物濃
度が実質上同一であるＭＯＳトランジスタ（以下“Ｉ−
ｔｙＩ）１３のＭＯＳトランジスタ”と称す）（２）と
、ソースに接続された出力端子（３）とを備え、ＭＯＳ
トランジスタ（２）のソースと基板は同電位になってい
る。
接続された抵抗（１）と、この抵抗（１）にソースが接
続され、ドレインにθレベルの電源が接続され、ゲート
がドレインに接続され、チャネル領域と基板の不純物濃
度が実質上同一であるＭＯＳトランジスタ（以下“Ｉ−
ｔｙＩ）１３のＭＯＳトランジスタ”と称す）（２）と
、ソースに接続された出力端子（３）とを備え、ＭＯＳ
トランジスタ（２）のソースと基板は同電位になってい
る。
ここで、上述したＩ−ｔｙｐｅのＭＯＳトランジスタを
説明する。第２図は、Ｉ−ｔＹｐｅのＭＯＳトランジス
タを示した断面図である。
説明する。第２図は、Ｉ−ｔＹｐｅのＭＯＳトランジス
タを示した断面図である。
この様なＩ−ｔｙｐｅのＭＯＳトランジスタは、ソース
領域（２４）及びドレイン領域（２５）を有する半導体
基板（２３）上に絶縁膜（２６）が形成されている。更
に、この絶縁膜（２Ｂ）上には、ゲート電極（２７）が
形成されている。又、ソース領域（２４）とドレイン領
域（２５）との間のチャネル領域（２８）には、不純物
をイオン注入していない。この為、チャネル領域（２８
）と半導体基板（２３）の不純物濃度は実質上同一とな
る。
領域（２４）及びドレイン領域（２５）を有する半導体
基板（２３）上に絶縁膜（２６）が形成されている。更
に、この絶縁膜（２Ｂ）上には、ゲート電極（２７）が
形成されている。又、ソース領域（２４）とドレイン領
域（２５）との間のチャネル領域（２８）には、不純物
をイオン注入していない。この為、チャネル領域（２８
）と半導体基板（２３）の不純物濃度は実質上同一とな
る。
この様な半導体集積回路によれば、出力端子（３）には
Ｉ−ｔ’／ｐｅのＭＯＳトランジスタ（２）のしきい値
電圧Ｖｔｈが出力される。このＩ−ｔＹｐｅのＭＯＳト
ランジスタ（２）のしきい値電圧ｖｔｈは、チャネル領
域に不純物をイオン注入していない為に、ダイオードの
順方向電圧降下ＶＦよりも高くなる。例えば、半導体基
板（２３）を不純物濃度が３×１０１６／ｄのＮ型半導
体基板、ゲート電極（２７）を酸化膜厚が１５０人のｎ
ｐｏｌｙ ｓｔゲートとすると、しきい値電圧の値
は約２Ｖとなる。
Ｉ−ｔ’／ｐｅのＭＯＳトランジスタ（２）のしきい値
電圧Ｖｔｈが出力される。このＩ−ｔＹｐｅのＭＯＳト
ランジスタ（２）のしきい値電圧ｖｔｈは、チャネル領
域に不純物をイオン注入していない為に、ダイオードの
順方向電圧降下ＶＦよりも高くなる。例えば、半導体基
板（２３）を不純物濃度が３×１０１６／ｄのＮ型半導
体基板、ゲート電極（２７）を酸化膜厚が１５０人のｎ
ｐｏｌｙ ｓｔゲートとすると、しきい値電圧の値
は約２Ｖとなる。
この為、出力端子（３）にダイオードの順方向電圧降下
ＶＰ以上の電圧を出力したい時も、ダイオードを複数個
直列接続する必要がなくこのＩ−ｔｙｐｅのＭＯＳトラ
ンジスタ（２）を１つ接続すれば良い。この為、複数個
のダイオードの順方向電圧降下ｖＦに受けていた、製造
工程におけるバラツキ、及び温度による影響を、１つの
Ｉ −ｔｙｐｅのＭＯＳトランジスタ（２）のしきい値
電圧ｖｔｈの変化のみにおさえられる。
ＶＰ以上の電圧を出力したい時も、ダイオードを複数個
直列接続する必要がなくこのＩ−ｔｙｐｅのＭＯＳトラ
ンジスタ（２）を１つ接続すれば良い。この為、複数個
のダイオードの順方向電圧降下ｖＦに受けていた、製造
工程におけるバラツキ、及び温度による影響を、１つの
Ｉ −ｔｙｐｅのＭＯＳトランジスタ（２）のしきい値
電圧ｖｔｈの変化のみにおさえられる。
更にＩ−ｔｙｐｅのＭＯＳ）ランジスラダ（２）は、イ
オン注入のプロセスを行なわない為に、製造工程におけ
るしきい値電圧Ｖｔｈのバラツキは小さくなる。
オン注入のプロセスを行なわない為に、製造工程におけ
るしきい値電圧Ｖｔｈのバラツキは小さくなる。
第３図は、本発明の第２の実施例に係る半導体集積回路
を示した回路図である。第２図に示した番号は第１図に
対応している。
を示した回路図である。第２図に示した番号は第１図に
対応している。
本発明による半導体集積回路は、第１図に示したｌ−１
ＶｐｅのＭＯＳトランジスタ（２）に基板バイアスを加
え、しきい値電圧Ｖｔｈを変えることができる様にした
ものである。
ＶｐｅのＭＯＳトランジスタ（２）に基板バイアスを加
え、しきい値電圧Ｖｔｈを変えることができる様にした
ものである。
この様な半導体集積回路によれば、第１の実施例と同様
な効果が得られ、更にＩ−ｔｙｐｅのＭＯＳトランジス
タ（２）の基板バイアスを変えることにより、しきい値
電圧ｖｔｈを変化させ、任意の出力電圧を得ることがで
きる。
な効果が得られ、更にＩ−ｔｙｐｅのＭＯＳトランジス
タ（２）の基板バイアスを変えることにより、しきい値
電圧ｖｔｈを変化させ、任意の出力電圧を得ることがで
きる。
尚、第４図にこのＩ−ｔＹｐｅのＭＯＳトランジスタの
基板バイアスとしきい値電圧の関係を示す。
基板バイアスとしきい値電圧の関係を示す。
更に、１−ｔＹｐｅのＭＯＳトランジスタ（２）のソー
スと出力端子（３）の間に抵抗を接続する□ことにより
、抵抗に生じた電圧降下分、出力電圧を更に調節するこ
とができる。
スと出力端子（３）の間に抵抗を接続する□ことにより
、抵抗に生じた電圧降下分、出力電圧を更に調節するこ
とができる。
更に又、本実施例ではｖＣＣレベルの電源に抵抗（１）
を接続しているが、負荷ＭＯＳトランジスタで置き換え
ても同様な効果が得られる。
を接続しているが、負荷ＭＯＳトランジスタで置き換え
ても同様な効果が得られる。
第５図は、本発明と従来技術による出力電圧の温度変化
を示したグラフである。グラフ中の点線■はダイオード
を１つ接続した場合、点線■はダイオードを２つ直列接
続した場合、点線■はダイオードを３つ直列接続した場
合、実線はＩ −ｔＶｐｅのＭＯＳトランジスタを１つ
接続した場合を示している。尚、夫々のダイオードの順
方向電圧降下ＶＦ ハ３００ ＫテＩ Ｖ、 Ｉ−ｔｙ
ｐｅ （７）ＭＯＳ ）う＞ジスタのしきい値電圧Ｖｔ
ｈは３００にで３ｖとしている。
を示したグラフである。グラフ中の点線■はダイオード
を１つ接続した場合、点線■はダイオードを２つ直列接
続した場合、点線■はダイオードを３つ直列接続した場
合、実線はＩ −ｔＶｐｅのＭＯＳトランジスタを１つ
接続した場合を示している。尚、夫々のダイオードの順
方向電圧降下ＶＦ ハ３００ ＫテＩ Ｖ、 Ｉ−ｔｙ
ｐｅ （７）ＭＯＳ ）う＞ジスタのしきい値電圧Ｖｔ
ｈは３００にで３ｖとしている。
まず点線■■■を比較すると、ダイオードの数を増やし
ていくと温度変化が大きくなっていることがわかる。更
に、点線■と実線を比較すると、実線の方が点線■より
温度変化の小さいことがわかる。
ていくと温度変化が大きくなっていることがわかる。更
に、点線■と実線を比較すると、実線の方が点線■より
温度変化の小さいことがわかる。
第６図は、本発明の第２の実施例に係る半導体集積回路
を用いた内部電源電圧発生回路を示した回路図である。
を用いた内部電源電圧発生回路を示した回路図である。
第６図に示した番号は第３図に対応している。
本実施例の内部電源電圧発生回路は、第２図に示した半
導体集積回路からなる基準電圧発生回路（１３）と、こ
の基準電圧発生回路（１３）の出力端子に接続された電
源電圧発生回路（１４）とを備えている。
導体集積回路からなる基準電圧発生回路（１３）と、こ
の基準電圧発生回路（１３）の出力端子に接続された電
源電圧発生回路（１４）とを備えている。
電源電圧発生回路（１４）は、ｖＣＣレベルの電源にソ
ースが接続されたＰチャネルトランジスタ（４）。
ースが接続されたＰチャネルトランジスタ（４）。
（５） 、 （８）と、Ｐチャネルトランジスタ（５）
。
。
（８）のそれぞれのドレインにドレインが接続されたＮ
チャネルトランジスタ（７） 、 （８）と、Ｎチャ
ネルトランジスタ（７）のソースにドレインが接続され
たＮチャネルトランジスタ（９）と、Ｎチャネルトラン
ジスタ（９）のソースにドレインが接続され、θレベル
の電源にソースが接続されたＮチャネルトランジスタ（
１０）と、Ｐチャネルトランジスタ（４）のドレインと
Ｎチャネルトランジスタ（８）のゲート間に接続された
抵抗（１１）と、Ｎチャネルトランジスタ（８）のゲー
トと０レベルの電源間に接続された抵抗（１２）とを備
えている。
チャネルトランジスタ（７） 、 （８）と、Ｎチャ
ネルトランジスタ（７）のソースにドレインが接続され
たＮチャネルトランジスタ（９）と、Ｎチャネルトラン
ジスタ（９）のソースにドレインが接続され、θレベル
の電源にソースが接続されたＮチャネルトランジスタ（
１０）と、Ｐチャネルトランジスタ（４）のドレインと
Ｎチャネルトランジスタ（８）のゲート間に接続された
抵抗（１１）と、Ｎチャネルトランジスタ（８）のゲー
トと０レベルの電源間に接続された抵抗（１２）とを備
えている。
更に、Ｐチャネルトランジスタ（４）のゲートはＰチャ
ネルトランジスタ（５）のドレインに接続され、Ｎチャ
ネルトランジスタ（７） 、 （８）のソース、Ｐチ
ャネルトランジスタ（５） 、 （６） 、 Ｎチャネ
ルトランジスタ（９） 、 （１０）のゲートは共通
である。
ネルトランジスタ（５）のドレインに接続され、Ｎチャ
ネルトランジスタ（７） 、 （８）のソース、Ｐチ
ャネルトランジスタ（５） 、 （６） 、 Ｎチャネ
ルトランジスタ（９） 、 （１０）のゲートは共通
である。
又、Ｐチャネルトランジスタ（６）のドレインとゲート
は接続され、Ｐチャネルトランジスタ（４）のドレイン
と抵抗（１１）の接続点に出力端子が接続されている。
は接続され、Ｐチャネルトランジスタ（４）のドレイン
と抵抗（１１）の接続点に出力端子が接続されている。
この様な内部電源電圧発生回路は、基準電圧発生回路（
１３）の出力端子（３）が電源電圧発生回路（１４）の
Ｎチャネルトランジスタ（７）のゲートに接続されてい
る。この為、基準電圧発生回路（１３）の出力電圧は、
Ｎチャネルトランジスタ（７）のしきい値電圧より高く
なくては電源電圧発生回路（１４）は動作をしない。
１３）の出力端子（３）が電源電圧発生回路（１４）の
Ｎチャネルトランジスタ（７）のゲートに接続されてい
る。この為、基準電圧発生回路（１３）の出力電圧は、
Ｎチャネルトランジスタ（７）のしきい値電圧より高く
なくては電源電圧発生回路（１４）は動作をしない。
この様な場合に、本発明による半導体集積回路を基準電
圧回路（１３）に用いることにより、第２の実施例と同
様な効果を得ることができ、基準電圧発生回路（１３）
の出力端子にはＮチャネルトランジスタ（７）のしきい
値電圧以上の電圧を出力することができる。
圧回路（１３）に用いることにより、第２の実施例と同
様な効果を得ることができ、基準電圧発生回路（１３）
の出力端子にはＮチャネルトランジスタ（７）のしきい
値電圧以上の電圧を出力することができる。
［発明の効果］
以上詳述した様に本発明によれば、製造工程におけるバ
ラツキ、及び温度による影響の少ない基準電圧を発生す
る半導体集積回路を提供することができる。
ラツキ、及び温度による影響の少ない基準電圧を発生す
る半導体集積回路を提供することができる。
第１図は本発明の第１の実施例に係る半導体集積回路を
示した回路図、第２図はＩ−ｔＨ）ｅのＭｏＳトランジ
スタを示した断面図、第３図は本発明の第２の実施例に
係る半導体集積回路を示した回路図、第４図はＩ−ｔｙ
ｐ４３のＭＯＳトランジスタの基板バイアスとしきい値
電圧の関係を示したグラフ、第５図は本発明と従来技術
による半導体集積回路の出力電圧の温度変化を示したグ
ラフ、第６図は本発明の第２の実施例に係る半導体集積
回路を用いた内部電源電圧発生回路を示した回路図、第
７図は従来技術による半導体集積回路を示した回路図で
ある。 １・・・抵抗、 ２−Ｉ−ｔｙｐｅのＭＯＳトランジスタ、３・・・出力
端子、 １４・・・電源電圧発生回路、 ２３・・・半導体基板、 ２８・・・チャネル領域。
示した回路図、第２図はＩ−ｔＨ）ｅのＭｏＳトランジ
スタを示した断面図、第３図は本発明の第２の実施例に
係る半導体集積回路を示した回路図、第４図はＩ−ｔｙ
ｐ４３のＭＯＳトランジスタの基板バイアスとしきい値
電圧の関係を示したグラフ、第５図は本発明と従来技術
による半導体集積回路の出力電圧の温度変化を示したグ
ラフ、第６図は本発明の第２の実施例に係る半導体集積
回路を用いた内部電源電圧発生回路を示した回路図、第
７図は従来技術による半導体集積回路を示した回路図で
ある。 １・・・抵抗、 ２−Ｉ−ｔｙｐｅのＭＯＳトランジスタ、３・・・出力
端子、 １４・・・電源電圧発生回路、 ２３・・・半導体基板、 ２８・・・チャネル領域。
Claims (2)
- （１）半導体基板と、 この半導体基板に形成され、一端が第１の電位に接続さ
れた負荷抵抗と、 前記半導体基板に形成され、ソースに前記負荷抵抗の他
端が接続され、ドレインに第２の電位が接続され、ゲー
トに前記ドレインが接続され、チャネル領域の不純物濃
度と前記半導体基板の不純物濃度が実質上同一であるＭ
ＯＳトランジスタと、前記負荷抵抗と前記ソースとの接
続点に接続された出力端子と、 を備えたことを特徴とする半導体集積回路。 - （２）半導体基板と、 この半導体基板に形成され、一端が第１の電位に接続さ
れた負荷抵抗と、 前記半導体基板に形成され、ソースに前記負荷抵抗の他
端が接続され、ドレインに第２の電位が接続され、ゲー
トに前記ドレインが接続され、チャネル領域の不純物濃
度と前記半導体基板の不純物濃度が実質上同一であるＭ
ＯＳトランジスタと、前記負荷抵抗と前記ソースとの接
続点に接続され、前記接続点の電位を基準電位とし、こ
の基準電位により所定の動作を行なう電子回路と、を備
えたことを特徴とする半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214855A JP2674669B2 (ja) | 1989-08-23 | 1989-08-23 | 半導体集積回路 |
| US07/560,721 US5041893A (en) | 1989-08-23 | 1990-07-31 | Semiconductor integrated circuit including an intrinsic MOS transistor for generating a reference voltage |
| EP90308922A EP0414434B1 (en) | 1989-08-23 | 1990-08-14 | Semiconductor integrated circuit including an intrinsic MOS transistor for generating a reference voltage |
| DE69031751T DE69031751T2 (de) | 1989-08-23 | 1990-08-14 | Integrierte Halbleiterschaltung mit einem intrinsischen MOS-Transistor zum Erzeugen einer Referenzspannung |
| KR1019900013024A KR930005500B1 (ko) | 1989-08-23 | 1990-08-23 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214855A JP2674669B2 (ja) | 1989-08-23 | 1989-08-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0378810A true JPH0378810A (ja) | 1991-04-04 |
| JP2674669B2 JP2674669B2 (ja) | 1997-11-12 |
Family
ID=16662669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1214855A Expired - Fee Related JP2674669B2 (ja) | 1989-08-23 | 1989-08-23 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5041893A (ja) |
| EP (1) | EP0414434B1 (ja) |
| JP (1) | JP2674669B2 (ja) |
| KR (1) | KR930005500B1 (ja) |
| DE (1) | DE69031751T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0569221A3 (ja) * | 1992-05-05 | 1994-01-19 | Xerox Corp | |
| JPH0643953A (ja) * | 1992-03-18 | 1994-02-18 | Samsung Electron Co Ltd | 基準電圧発生回路 |
| DE4420041A1 (de) * | 1993-06-08 | 1994-12-15 | Toshiba Kawasaki Kk | Konstantspannungs-Erzeugungsvorrichtung |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2809768B2 (ja) * | 1989-11-30 | 1998-10-15 | 株式会社東芝 | 基準電位発生回路 |
| KR940003406B1 (ko) * | 1991-06-12 | 1994-04-21 | 삼성전자 주식회사 | 내부 전원전압 발생회로 |
| US5227714A (en) * | 1991-10-07 | 1993-07-13 | Brooktree Corporation | Voltage regulator |
| JPH05289760A (ja) * | 1992-04-06 | 1993-11-05 | Mitsubishi Electric Corp | 基準電圧発生回路 |
| JPH05315852A (ja) * | 1992-05-12 | 1993-11-26 | Fuji Electric Co Ltd | 電流制限回路および電流制限回路用定電圧源 |
| US5349325A (en) * | 1993-05-18 | 1994-09-20 | Integrated Device Technology, Inc. | Multi-layer low modulation polycrystalline semiconductor resistor |
| JP3305827B2 (ja) * | 1993-09-07 | 2002-07-24 | 株式会社東芝 | 半導体集積回路 |
| US5666309A (en) * | 1995-11-17 | 1997-09-09 | Advanced Micro Devices, Inc. | Memory cell for a programmable logic device (PLD) avoiding pumping programming voltage above an NMOS threshold |
| SG83670A1 (en) * | 1997-09-02 | 2001-10-16 | Oki Techno Ct Singapore | A bias stabilization circuit |
| US6242972B1 (en) * | 1999-10-27 | 2001-06-05 | Silicon Storage Technology, Inc. | Clamp circuit using PMOS-transistors with a weak temperature dependency |
| RU2208833C1 (ru) * | 2002-04-01 | 2003-07-20 | Южно-Российский государственный университет экономики и сервиса | Стабилизатор напряжения |
| JP5919520B2 (ja) * | 2012-02-24 | 2016-05-18 | パナソニックＩｐマネジメント株式会社 | 基準電圧源回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01145712A (ja) * | 1987-12-01 | 1989-06-07 | Fujitsu Ltd | 定電圧発生回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4163161A (en) * | 1975-11-24 | 1979-07-31 | Addmaster Corporation | MOSFET circuitry with automatic voltage control |
| DE3108726A1 (de) * | 1981-03-07 | 1982-09-16 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithisch integrierte referenzspannungsquelle |
-
1989
- 1989-08-23 JP JP1214855A patent/JP2674669B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-31 US US07/560,721 patent/US5041893A/en not_active Expired - Lifetime
- 1990-08-14 DE DE69031751T patent/DE69031751T2/de not_active Expired - Fee Related
- 1990-08-14 EP EP90308922A patent/EP0414434B1/en not_active Expired - Lifetime
- 1990-08-23 KR KR1019900013024A patent/KR930005500B1/ko not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01145712A (ja) * | 1987-12-01 | 1989-06-07 | Fujitsu Ltd | 定電圧発生回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0643953A (ja) * | 1992-03-18 | 1994-02-18 | Samsung Electron Co Ltd | 基準電圧発生回路 |
| EP0569221A3 (ja) * | 1992-05-05 | 1994-01-19 | Xerox Corp | |
| DE4420041A1 (de) * | 1993-06-08 | 1994-12-15 | Toshiba Kawasaki Kk | Konstantspannungs-Erzeugungsvorrichtung |
| DE4420041C2 (de) * | 1993-06-08 | 1998-06-04 | Toshiba Kawasaki Kk | Konstantspannungs-Erzeugungsvorrichtung |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69031751T2 (de) | 1998-04-02 |
| JP2674669B2 (ja) | 1997-11-12 |
| DE69031751D1 (de) | 1998-01-08 |
| EP0414434A2 (en) | 1991-02-27 |
| US5041893A (en) | 1991-08-20 |
| KR910005448A (ko) | 1991-03-30 |
| EP0414434B1 (en) | 1997-11-26 |
| KR930005500B1 (ko) | 1993-06-22 |
| EP0414434A3 (en) | 1992-04-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5825695A (en) | Semiconductor device for reference voltage | |
| US5536960A (en) | VLSIC semiconductor memory device with cross-coupled inverters with improved stability to errors | |
| JPH0378810A (ja) | 半導体集積回路 | |
| US6775178B2 (en) | SEU resistant SRAM using feedback MOSFET | |
| US6628161B2 (en) | Reference voltage circuit | |
| JPH0415955A (ja) | 半導体装置の入力回路の製造方法 | |
| KR0126911B1 (ko) | 기준전압 발생회로 및 발생방법 | |
| EP0605253B1 (en) | Rectifying transfer gate circuit | |
| US4825018A (en) | Voltage detection circuit | |
| KR940004445B1 (ko) | 기준전압 발생장치 | |
| US6369606B1 (en) | Mixed threshold voltage CMOS logic device and method of manufacture therefor | |
| JPH08340246A (ja) | リーク電流補償回路 | |
| US5537076A (en) | Negative resistance circuit and inverter circuit including the same | |
| JPH0794988A (ja) | Ｍｏｓ型半導体クランプ回路 | |
| KR100223671B1 (ko) | 다중 전원전압을 가지는 반도체 메모리 장치 | |
| JPH064160A (ja) | Ｍｏｓｆｅｔ定電流源発生回路 | |
| US6605971B1 (en) | Low voltage latch | |
| JP3060311B2 (ja) | 半導体集積回路 | |
| JPH0284761A (ja) | 基準電圧発生回路 | |
| JPS63169113A (ja) | 半導体集積回路 | |
| EP0468422B1 (en) | Semiconductor memory | |
| KR100287892B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| JPH046694A (ja) | 基準電圧発生回路 | |
| JPH07282584A (ja) | 半導体記憶装置 | |
| JPH02226760A (ja) | 半導体論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |