JPH0127425B2 - - Google Patents
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- JPH0127425B2 JPH0127425B2 JP58173391A JP17339183A JPH0127425B2 JP H0127425 B2 JPH0127425 B2 JP H0127425B2 JP 58173391 A JP58173391 A JP 58173391A JP 17339183 A JP17339183 A JP 17339183A JP H0127425 B2 JPH0127425 B2 JP H0127425B2
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- electrode drive
- wiring
- drive line
- drive lines
- lines
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- 239000004065 semiconductor Substances 0.000 claims description 18
- 238000012360 testing method Methods 0.000 claims description 13
- 238000007689 inspection Methods 0.000 claims description 12
- 239000011159 matrix material Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 5
- 230000007547 defect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal (AREA)
Description
【発明の詳細な説明】
本発明は半導体表示装置に関し、更に特定して
述べると、マトリクス状に多数配列された液晶表
示素子を選択的に駆動するため、電荷記憶用コン
デンサ及び電荷制御ゲートを液晶表示素子に対応
するように同じくマトリクス状に配置して成る半
導体表示装置に関する。
述べると、マトリクス状に多数配列された液晶表
示素子を選択的に駆動するため、電荷記憶用コン
デンサ及び電荷制御ゲートを液晶表示素子に対応
するように同じくマトリクス状に配置して成る半
導体表示装置に関する。
文字、図形などの表示を液晶パネルによつて行
う場合、微細な液晶表示素子をマトリクス状に配
設すると共に、各液晶表示素子に対応させて表示
制御素子を液晶面の下に設けた半導体表示装置が
使用される。この種の半導体表示装置の駆動は、
Ｘ方向に多数設けられた第一電極駆動線と、Ｙ方
向に多数設けられた第二電極駆動線とを有してお
り、駆動しようとする表示素子に対応する第一電
極及び第二電極駆動線に所定の電圧を与えること
により、両駆動線の交点に配置されている表示制
御素子（例えばMOSトランジスタ）を駆動し、
その表示素子がオン、オフ制御されるようになつ
ている。
う場合、微細な液晶表示素子をマトリクス状に配
設すると共に、各液晶表示素子に対応させて表示
制御素子を液晶面の下に設けた半導体表示装置が
使用される。この種の半導体表示装置の駆動は、
Ｘ方向に多数設けられた第一電極駆動線と、Ｙ方
向に多数設けられた第二電極駆動線とを有してお
り、駆動しようとする表示素子に対応する第一電
極及び第二電極駆動線に所定の電圧を与えること
により、両駆動線の交点に配置されている表示制
御素子（例えばMOSトランジスタ）を駆動し、
その表示素子がオン、オフ制御されるようになつ
ている。
前記半導体表示装置は、ICとしての規模が大
きいので、これらの駆動線によつて各表示素子の
チエツクを行なうことが困難であり、特に、各方
向の駆動線相互の短絡、断線の検出を充分に行な
うことができないという問題点を有している。こ
のため、最終的には、液晶を配して組立ててみな
ければ、配線の欠陥をチエツクすることができな
かつた。
きいので、これらの駆動線によつて各表示素子の
チエツクを行なうことが困難であり、特に、各方
向の駆動線相互の短絡、断線の検出を充分に行な
うことができないという問題点を有している。こ
のため、最終的には、液晶を配して組立ててみな
ければ、配線の欠陥をチエツクすることができな
かつた。
本発明の目的は、従つて、各駆動線の相互短絡
及び断線障害をウエハー段階で簡単にチエツクす
ることができるようにした半導体表示装置を提供
することにある。
及び断線障害をウエハー段階で簡単にチエツクす
ることができるようにした半導体表示装置を提供
することにある。
上記目的を達成するための本発明の構成の特徴
は、多数の第一電極駆動線と、該第一電極駆動線
と電気的に絶縁性を保ちつつ交叉するように配設
された多数の第二電極駆動線と、上記第一電極駆
動線と上記第二電極駆動線との各交叉部に対応し
て設けられ上記第一電極駆動線及び上記第二電極
駆動線に与えられる電位差に応答して作動する駆
動素子とを備え、これらの駆動素子によつてマト
リクス状に配置された表示素子を駆動するように
した半導体表示装置において、上記第一電極駆動
線及び上記第二電極駆動線が第１層目に配置さ
れ、全ての第一電極駆動線と接続されている第一
検査用配線と全ての第二電極駆動線と接続されて
いる第二検査用配線とが第２層目に配置される多
重配線構造となつている点にある。
は、多数の第一電極駆動線と、該第一電極駆動線
と電気的に絶縁性を保ちつつ交叉するように配設
された多数の第二電極駆動線と、上記第一電極駆
動線と上記第二電極駆動線との各交叉部に対応し
て設けられ上記第一電極駆動線及び上記第二電極
駆動線に与えられる電位差に応答して作動する駆
動素子とを備え、これらの駆動素子によつてマト
リクス状に配置された表示素子を駆動するように
した半導体表示装置において、上記第一電極駆動
線及び上記第二電極駆動線が第１層目に配置さ
れ、全ての第一電極駆動線と接続されている第一
検査用配線と全ての第二電極駆動線と接続されて
いる第二検査用配線とが第２層目に配置される多
重配線構造となつている点にある。
これらの検査用配線と第一電極又は第二電極駆
動線との接続は、所定の検査終了後に、切離すこ
とにより、通常の使用状態とすることができる。
動線との接続は、所定の検査終了後に、切離すこ
とにより、通常の使用状態とすることができる。
以下、図示の実施例により本発明を詳細に説明
する。
する。
図面には、本発明による半導体表示装置の電極
配線パターンが示されている。この半導体表示装
置１は、所定の間隔をあけて平行に配置されたゲ
ート電極駆動線X1，X2，X3，……，Xoと、これ
らのゲート電極駆動線とほぼ直交するよう間隔を
あけて平行に配置されたソース電極駆動線Y1，
Y2，……，Yoとを備え、これらの駆動線の交叉
点に対応して、図示しない液晶表示素子を駆動す
るためのMOSトランジスタT11，T12，T13，…
…T1o，T21，T22，T23，……T2o，……To1，
To2，……Tooが、半導体基板（図示せず）上に
形成されており、これらのトランジスタのゲート
及びソースは、夫々対応するゲート電極駆動線及
びソース電極駆動線に図示の如く接続されると共
に、各ドレインは、各トランジスタに対応して設
けられている記憶用コンデンサＣを介してアース
されている。
配線パターンが示されている。この半導体表示装
置１は、所定の間隔をあけて平行に配置されたゲ
ート電極駆動線X1，X2，X3，……，Xoと、これ
らのゲート電極駆動線とほぼ直交するよう間隔を
あけて平行に配置されたソース電極駆動線Y1，
Y2，……，Yoとを備え、これらの駆動線の交叉
点に対応して、図示しない液晶表示素子を駆動す
るためのMOSトランジスタT11，T12，T13，…
…T1o，T21，T22，T23，……T2o，……To1，
To2，……Tooが、半導体基板（図示せず）上に
形成されており、これらのトランジスタのゲート
及びソースは、夫々対応するゲート電極駆動線及
びソース電極駆動線に図示の如く接続されると共
に、各ドレインは、各トランジスタに対応して設
けられている記憶用コンデンサＣを介してアース
されている。
ソース電極駆動線Y1〜Yoは、上記半導体基板
上に第１層目のアルミニウム配線として形成さ
れ、一方、ゲート電極駆動線X1〜Xoは同じく第
１層目のポリシリコン配線として形成されてい
る。ソース電極駆動線Y1〜Yoには、夫々パツド
A1〜Aoが設けられており、駆動線Y1〜Yoの各端
部は外部端子に接続されている。ゲート電極駆動
線X1〜Xoも同様に、夫々パツドB1〜Boを有して
おり、各端部は外部端子に接続されている。
上に第１層目のアルミニウム配線として形成さ
れ、一方、ゲート電極駆動線X1〜Xoは同じく第
１層目のポリシリコン配線として形成されてい
る。ソース電極駆動線Y1〜Yoには、夫々パツド
A1〜Aoが設けられており、駆動線Y1〜Yoの各端
部は外部端子に接続されている。ゲート電極駆動
線X1〜Xoも同様に、夫々パツドB1〜Boを有して
おり、各端部は外部端子に接続されている。
従つて、駆動線X1〜Xo及びY1〜Yoに夫夫選択
的に所定の電位を与えることにより、所望の
MOSトランジスタを選択的に駆動することがで
き、これにより、各トランジスタに対応して設け
られた液晶素子を選択的に駆動制御して、所要の
文字、図形を表示することができる。
的に所定の電位を与えることにより、所望の
MOSトランジスタを選択的に駆動することがで
き、これにより、各トランジスタに対応して設け
られた液晶素子を選択的に駆動制御して、所要の
文字、図形を表示することができる。
上述の如く構成された半導体表示装置１の、各
駆動線の断線、ゲード電極駆動線X1〜Xoをソー
ス電極駆動線Y1〜Yoとの間に短絡、及びコンデ
ンサのシヨート等の検査を、液晶を配して半導体
表示装置として組上げる前に、ウエハー段階で能
率よくチエツクすることができるように、第１検
査用配線２及び第２検査用配線３が、駆動線X1
〜Xo及びY1〜Yoが配設されている第一層目とは
別の第二層目の配線領域に設けられている。
駆動線の断線、ゲード電極駆動線X1〜Xoをソー
ス電極駆動線Y1〜Yoとの間に短絡、及びコンデ
ンサのシヨート等の検査を、液晶を配して半導体
表示装置として組上げる前に、ウエハー段階で能
率よくチエツクすることができるように、第１検
査用配線２及び第２検査用配線３が、駆動線X1
〜Xo及びY1〜Yoが配設されている第一層目とは
別の第二層目の配線領域に設けられている。
第一検査用配線２は、ゲート電極駆動線X1〜
Xoの各他端において各駆動線X1〜Xoと接続され
ると共に、パツドB1〜Boに対応して設けられた
パツドC1〜Co、及びパツドA1…Aoに対応して設
けられたパツドD1〜Doに夫々接続されている。
尚、パツドC1〜Coは各ゲート電極駆動線X1〜Xo
とは接続されておらず、また、パツドD1〜Doは
各ソース電極駆動線Y1〜Yoとは接続されていな
い。
Xoの各他端において各駆動線X1〜Xoと接続され
ると共に、パツドB1〜Boに対応して設けられた
パツドC1〜Co、及びパツドA1…Aoに対応して設
けられたパツドD1〜Doに夫々接続されている。
尚、パツドC1〜Coは各ゲート電極駆動線X1〜Xo
とは接続されておらず、また、パツドD1〜Doは
各ソース電極駆動線Y1〜Yoとは接続されていな
い。
第二検査用配線３は、ソース電極駆動線Y1〜
Yoの各他端において各駆動線Y1〜Yoと接続され
ると共に、パツドA1〜Aoに対応して設けられた
パツドE1〜Eoに夫々接続されている。
Yoの各他端において各駆動線Y1〜Yoと接続され
ると共に、パツドA1〜Aoに対応して設けられた
パツドE1〜Eoに夫々接続されている。
この場合にも、パツドE1〜Eoは、ソース電極
駆動線Y1〜Yoとは電気的に絶縁状態となつてい
る。
駆動線Y1〜Yoとは電気的に絶縁状態となつてい
る。
次に、このように設けられた第一及び第二検査
用配線２，３を用いて、半導体表示装置１の検査
を行なう手順、方法について説明する。
用配線２，３を用いて、半導体表示装置１の検査
を行なう手順、方法について説明する。
先ず、パツドB1−C1間、B2−C2間、……の導
通をチエツクすることにより、ゲート電極駆動線
X1，X2，……Xoの断線をチエツクすることがで
きる。これは、第一検査用配線２が、ゲート電極
駆動線X1〜Xoの他端で共通に接続されているか
らである。
通をチエツクすることにより、ゲート電極駆動線
X1，X2，……Xoの断線をチエツクすることがで
きる。これは、第一検査用配線２が、ゲート電極
駆動線X1〜Xoの他端で共通に接続されているか
らである。
同様にして、パツドA1−E1間、A2−E2間、…
…の導通をチエツクすることにより、ソース電極
駆動線Y1〜Yoの断線をチエツクすることができ
る。
…の導通をチエツクすることにより、ソース電極
駆動線Y1〜Yoの断線をチエツクすることができ
る。
次に、第一検査用配線２と第二検査用配線３と
の間の導通をチエツクすることにより、いずれか
のゲート電極駆動線といずれかのソース電極駆動
線との間に短絡があるか否かのチエツクを行なう
ことができる。若し、短絡があることが判明した
場合には、第二検査用配線３の、ソース電極駆動
線Y1〜Yoとの共通接続状態を解除するため、配
線３と各駆動線Y1〜Yoとの間の接続及び配線３
による各駆動線Y1〜Yo間の相互接続を断ち、配
線３及び各ソース電極駆動線Y1〜Yoとの間が相
互に電気的に絶縁状態となるようにし、しかる
後、パツドA1−D1間、A2−D2間、……の導通状
態をチエツクすることにより、どのソース電極駆
動線がいずれかのゲート電極駆動線と短絡状態に
あるかを知ることができる。
の間の導通をチエツクすることにより、いずれか
のゲート電極駆動線といずれかのソース電極駆動
線との間に短絡があるか否かのチエツクを行なう
ことができる。若し、短絡があることが判明した
場合には、第二検査用配線３の、ソース電極駆動
線Y1〜Yoとの共通接続状態を解除するため、配
線３と各駆動線Y1〜Yoとの間の接続及び配線３
による各駆動線Y1〜Yo間の相互接続を断ち、配
線３及び各ソース電極駆動線Y1〜Yoとの間が相
互に電気的に絶縁状態となるようにし、しかる
後、パツドA1−D1間、A2−D2間、……の導通状
態をチエツクすることにより、どのソース電極駆
動線がいずれかのゲート電極駆動線と短絡状態に
あるかを知ることができる。
次に、各ソース電極駆動線Y1〜Yoと基板との
間は短絡があるか否かを調べるため、第一検査用
配線２の一箇所を所定の電位に固定することによ
り全てのトランジスタT11〜Tooのゲート電位を
そのトランジスタがオフするような電位に維持
し、この状態で各パツドA1〜Aoとグランド配線
４との間の導通をチエツクする。これにより、各
ソース電極駆動線Y1〜Yoとグランドとの間の短
絡の有無を知ることができる。
間は短絡があるか否かを調べるため、第一検査用
配線２の一箇所を所定の電位に固定することによ
り全てのトランジスタT11〜Tooのゲート電位を
そのトランジスタがオフするような電位に維持
し、この状態で各パツドA1〜Aoとグランド配線
４との間の導通をチエツクする。これにより、各
ソース電極駆動線Y1〜Yoとグランドとの間の短
絡の有無を知ることができる。
次に、第一検査用配線２とグランド配線４との
間の導通をチエツクすることにより、いずれかの
ゲート電極駆動線とグランド配線との間に短絡が
あるか否かをチエツクすることができる。
間の導通をチエツクすることにより、いずれかの
ゲート電極駆動線とグランド配線との間に短絡が
あるか否かをチエツクすることができる。
最後に、第一検査用配線２に、各トランジスタ
がオンとなるような電位を与え、全てのトランジ
スタをオンとし、この状態で、各ソース電極駆動
線Y1〜Yoとグランド配線４との間の導通状態を
チエツクすることにより、コンデンサＣの短絡が
あるソース電極駆動線を特定することができる。
がオンとなるような電位を与え、全てのトランジ
スタをオンとし、この状態で、各ソース電極駆動
線Y1〜Yoとグランド配線４との間の導通状態を
チエツクすることにより、コンデンサＣの短絡が
あるソース電極駆動線を特定することができる。
尚、第一検査用配線２と各ゲート電極駆動線
X1〜Xoとの接続は、上述の検査が終了した後切
離せばよい。
X1〜Xoとの接続は、上述の検査が終了した後切
離せばよい。
本発明によれば、上述の如く、配線を２層構造
として２本の検査用配線を追加しただけで、各電
極駆動線の断線、短絡等の障害を能率よく検査す
ることができ、実際に表示素子を配して半導体表
示装置を組み立てる前に、ウエハー段階で重大な
画面の欠陥を知ることができ、検査が簡単となる
優れた効果を奏する。
として２本の検査用配線を追加しただけで、各電
極駆動線の断線、短絡等の障害を能率よく検査す
ることができ、実際に表示素子を配して半導体表
示装置を組み立てる前に、ウエハー段階で重大な
画面の欠陥を知ることができ、検査が簡単となる
優れた効果を奏する。
図面は、本発明の半導体表示装置の配線パター
ンを示す平面図である。 １……半導体表示装置、２……第一検査用配
線、３……第二検査用配線、４……グランド配
線、X1〜Xo……ゲート電極駆動線、Y1〜Yo……
ゲート電極駆動線、Ｃ……コンデンサ、T11〜
Too……MOSトランジスタ、A1〜Ao，B1〜Bo，
C1〜Co，D1〜Do，E1〜Eo……パツド。
ンを示す平面図である。 １……半導体表示装置、２……第一検査用配
線、３……第二検査用配線、４……グランド配
線、X1〜Xo……ゲート電極駆動線、Y1〜Yo……
ゲート電極駆動線、Ｃ……コンデンサ、T11〜
Too……MOSトランジスタ、A1〜Ao，B1〜Bo，
C1〜Co，D1〜Do，E1〜Eo……パツド。
Claims (1)
- １ 半導体基板上にマトリクス状に配置された多
数の表示素子駆動用トランジスタの第一電極に接
続される多数の第一電極駆動線と、前記トランジ
スタの第二電極に接続される多数の第二電極駆動
線とが配設されて成り、前記第一及び前記第二電
極駆動線に選択的に駆動信号を印加することによ
り所望の表示素子駆動用トランジスタを選択的に
駆動する半導体表示装置において、前記第一電極
駆動線及び前記第二電極駆動線が第一層目に配設
され、前記第一電極駆動線の全ての一端部と接続
されている第一検査用配線と、前記第二電極駆動
線の全ての一端部を接続されている第二検査用配
線とを備え、前記第一及び第二検査用配線が第二
層目に配設される多重配線構造となつていること
を特徴とする半導体表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173391A JPS6064378A (ja) | 1983-09-20 | 1983-09-20 | 半導体表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173391A JPS6064378A (ja) | 1983-09-20 | 1983-09-20 | 半導体表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6064378A JPS6064378A (ja) | 1985-04-12 |
| JPH0127425B2 true JPH0127425B2 (ja) | 1989-05-29 |
Family
ID=15959529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173391A Granted JPS6064378A (ja) | 1983-09-20 | 1983-09-20 | 半導体表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6064378A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2523190B2 (ja) * | 1989-08-29 | 1996-08-07 | シャープ株式会社 | マトリクス型表示装置 |
| US6677171B1 (en) | 1998-07-14 | 2004-01-13 | Sharp Kabushiki Kaisha | Manufacturing method of collective substrate of active-matrix substrates, manufacturing method of active-matrix substrates, and inspecting method of collective substrates of active-matrix substrates |
-
1983
- 1983-09-20 JP JP58173391A patent/JPS6064378A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6064378A (ja) | 1985-04-12 |
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