JPH07287249A - 薄膜トランジスタアレイ及びその検査方法 - Google Patents
薄膜トランジスタアレイ及びその検査方法Info
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- JPH07287249A JPH07287249A JP8008194A JP8008194A JPH07287249A JP H07287249 A JPH07287249 A JP H07287249A JP 8008194 A JP8008194 A JP 8008194A JP 8008194 A JP8008194 A JP 8008194A JP H07287249 A JPH07287249 A JP H07287249A
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Landscapes
- Liquid Crystal (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＴＦＴアレイ完成後に、簡易な導通検査によ
り、層間短絡の検査が可能な、短絡用配線を有するＴＦ
Ｔアレイ及びその検査方法を提供する。 【構成】 互いに交差させて配置した複数のアドレス線
と複数のデータ線の各交差部に薄膜トランジスタを設
け、該薄膜トランジスタに接続される補助容量線を有す
る表示領域を有し、該表示領域の外側に静電気保護素子
を介して、第１の短絡用配線が配置される薄膜トランジ
スタアレイにおいて、第１の短絡用配線３０の外側に配
置されるデータ線１２の短絡用配線３２と、第１の短絡
用配線３０の外側に配置されるアドレス線１１の短絡用
配線３１と、このアドレス線１１の短絡用配線３１と同
じ金属層で接続される補助容量線１３の短絡用配線３１
とを備え、前記データ線１２の短絡用配線３２と、アド
レス線１１の短絡用配線３１及び補助容量線１３の短絡
用配線３１との分離部分に静電気保護手段４０としての
放電針とを設ける。
り、層間短絡の検査が可能な、短絡用配線を有するＴＦ
Ｔアレイ及びその検査方法を提供する。 【構成】 互いに交差させて配置した複数のアドレス線
と複数のデータ線の各交差部に薄膜トランジスタを設
け、該薄膜トランジスタに接続される補助容量線を有す
る表示領域を有し、該表示領域の外側に静電気保護素子
を介して、第１の短絡用配線が配置される薄膜トランジ
スタアレイにおいて、第１の短絡用配線３０の外側に配
置されるデータ線１２の短絡用配線３２と、第１の短絡
用配線３０の外側に配置されるアドレス線１１の短絡用
配線３１と、このアドレス線１１の短絡用配線３１と同
じ金属層で接続される補助容量線１３の短絡用配線３１
とを備え、前記データ線１２の短絡用配線３２と、アド
レス線１１の短絡用配線３１及び補助容量線１３の短絡
用配線３１との分離部分に静電気保護手段４０としての
放電針とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置（ＬＣ
Ｄ）に用いられる薄膜トランジスタ（ＴＦＴ）アレイに
係り、特にそのＴＦＴアレイの完成後、検査を容易にす
るための短絡用配線に関するものである。
Ｄ）に用いられる薄膜トランジスタ（ＴＦＴ）アレイに
係り、特にそのＴＦＴアレイの完成後、検査を容易にす
るための短絡用配線に関するものである。
【０００２】
【従来の技術】一般に、ＴＦＴアレイの検査法として
は、以下に示すようなもがある。図４は従来のＴＦＴア
レイの検査法を示す図である。 （１）光学的検査法は、ＴＦＴアレイの繰り返しパター
ンを可視により比較照合する方法であり、視覚により、
パターンの異常を検出する。これによれば、プロービン
グの必要はないが、層間の短絡の検出ができない。
は、以下に示すようなもがある。図４は従来のＴＦＴア
レイの検査法を示す図である。 （１）光学的検査法は、ＴＦＴアレイの繰り返しパター
ンを可視により比較照合する方法であり、視覚により、
パターンの異常を検出する。これによれば、プロービン
グの必要はないが、層間の短絡の検出ができない。
【０００３】（２）導通試験法は、５００〜２５００の
配線端子に、それぞれプロービングピンをあて、配線抵
抗を検出する方法であり、線欠陥のみの検出が可能であ
る。これによれば、プロービング点数が膨大で、検査工
数が多くなり、検査効率が低い。 （３）アドミタンス測定法は、パターン回路中に抵抗を
挿入して、その回路のアドミタンスの変化をみる方法で
あり、線欠陥と静的な画素欠陥とを検出可能である。こ
れによれば、プロービング点数が膨大で、検査工数が多
くなり、検査効率が低い。
配線端子に、それぞれプロービングピンをあて、配線抵
抗を検出する方法であり、線欠陥のみの検出が可能であ
る。これによれば、プロービング点数が膨大で、検査工
数が多くなり、検査効率が低い。 （３）アドミタンス測定法は、パターン回路中に抵抗を
挿入して、その回路のアドミタンスの変化をみる方法で
あり、線欠陥と静的な画素欠陥とを検出可能である。こ
れによれば、プロービング点数が膨大で、検査工数が多
くなり、検査効率が低い。
【０００４】（４）電圧像法は、画素及び配線の電圧像
をみる方法であり、線欠陥と静的な画素欠陥とを検出可
能である。これによれば、プロービング点数は３〜５と
低減されるが、実際の欠陥の検出には、熟練を要し、そ
の作業には苦労を伴う。 （５）パルス応答法は、パターン回路中にパルスを印加
して、他方の端子でその応答をみる方法であり、配線電
圧及び画素電荷を検出することができる。これによれ
ば、プロービング点数が膨大で、検査工数が多くなり、
検査効率が低い。
をみる方法であり、線欠陥と静的な画素欠陥とを検出可
能である。これによれば、プロービング点数は３〜５と
低減されるが、実際の欠陥の検出には、熟練を要し、そ
の作業には苦労を伴う。 （５）パルス応答法は、パターン回路中にパルスを印加
して、他方の端子でその応答をみる方法であり、配線電
圧及び画素電荷を検出することができる。これによれ
ば、プロービング点数が膨大で、検査工数が多くなり、
検査効率が低い。
【０００５】ところで、従来、このようなＴＦＴアレイ
は、図５に示すように構成されている。すなわち、１は
ＴＦＴアレイ領域（表示領域）であり、この領域にアド
レス線（走査線：ゲート線）１１とデータ線（ドレイン
線）１２が互いに交差するように配置され、アドレス線
１１とデータ線１２の交点には、ＴＦＴ１４がそれぞれ
形成されており、また、補助容量線１３が設けられ、そ
のＴＦＴ１４のソースと補助容量線１３の間に補助容量
１５が設けられている。そして、ＴＦＴ１４のソース電
極とドレイン電極との何れか一方に接続された電極（図
示なし）とが、マトリックス状に複数配列され、液晶表
示装置（ＬＣＤ）を構成するようになっている。
は、図５に示すように構成されている。すなわち、１は
ＴＦＴアレイ領域（表示領域）であり、この領域にアド
レス線（走査線：ゲート線）１１とデータ線（ドレイン
線）１２が互いに交差するように配置され、アドレス線
１１とデータ線１２の交点には、ＴＦＴ１４がそれぞれ
形成されており、また、補助容量線１３が設けられ、そ
のＴＦＴ１４のソースと補助容量線１３の間に補助容量
１５が設けられている。そして、ＴＦＴ１４のソース電
極とドレイン電極との何れか一方に接続された電極（図
示なし）とが、マトリックス状に複数配列され、液晶表
示装置（ＬＣＤ）を構成するようになっている。
【０００６】
【発明が解決しようとする課題】しかしながら、図５に
示すように、個々の電極が電気的に独立した状態では、
ＴＦＴアレイ完成後の静電気の影響により、ＴＦＴ特性
がシフトしてしまったり、データ線１２とアドレス線１
１間に層間短絡が発生することが知られており、図６に
示すように、ＴＦＴアレイパターンでは各配線を電気的
に短絡することが、従来から実施されている。この短絡
用配線１６はＬＣＤパネル化工程において切断により分
離される。
示すように、個々の電極が電気的に独立した状態では、
ＴＦＴアレイ完成後の静電気の影響により、ＴＦＴ特性
がシフトしてしまったり、データ線１２とアドレス線１
１間に層間短絡が発生することが知られており、図６に
示すように、ＴＦＴアレイパターンでは各配線を電気的
に短絡することが、従来から実施されている。この短絡
用配線１６はＬＣＤパネル化工程において切断により分
離される。
【０００７】このような短絡用配線を有する状態では、
前記したＴＦＴアレイの検査方法で可能なのは光学的検
査法（パターン検査）のみである。したがって、短絡用
配線１６が存在しても欠陥検出を可能とするために、ア
ドミタンス測定法では、図７に示すように、短絡用配線
１６とそれに繋がる各接続端子２１，２２，２３間に抵
抗１７を形成する必要がある。この抵抗値が欠陥の検出
精度に関わるため、ＴＦＴ工程で用いるフォトマスク設
計時の大きな負担となっている。
前記したＴＦＴアレイの検査方法で可能なのは光学的検
査法（パターン検査）のみである。したがって、短絡用
配線１６が存在しても欠陥検出を可能とするために、ア
ドミタンス測定法では、図７に示すように、短絡用配線
１６とそれに繋がる各接続端子２１，２２，２３間に抵
抗１７を形成する必要がある。この抵抗値が欠陥の検出
精度に関わるため、ＴＦＴ工程で用いるフォトマスク設
計時の大きな負担となっている。
【０００８】また、測定に際しては微少な電圧・電流を
計測することが必要で、更に欠陥を判定するためには、
測定データを高速に演算処理する必要がある。一方、光
学的検査法は、全くの非接触測定であるが、あくまでパ
ターン異常を伴う欠陥しか検出できない。すなわち、パ
ターン異常を伴わない場合が多い層間短絡は検出できな
い。
計測することが必要で、更に欠陥を判定するためには、
測定データを高速に演算処理する必要がある。一方、光
学的検査法は、全くの非接触測定であるが、あくまでパ
ターン異常を伴う欠陥しか検出できない。すなわち、パ
ターン異常を伴わない場合が多い層間短絡は検出できな
い。
【０００９】このように、静電気対策のため各電極間が
短絡用配線により電気的に短絡されている場合は、ＴＦ
Ｔアレイ完成後に簡易な導通検査により、層間短絡の有
無を判断することができないという問題点があった。こ
こで、層間短絡の有無だけの検査が必要である理由とし
ては、ＴＦＴアレイにおいて発生する殆どの欠陥は、必
ずパターン異常を伴うために、パターン検査により検出
可能であり、プロービングが必要な電気的検査は、ＴＦ
Ｔアレイ基板表面を汚染したり傷つける危険性と、数百
から数千本の端子をプロービングする必要があることか
ら、プロービングピンと各端子のコンタクト不良の不安
が常につきまとう。
短絡用配線により電気的に短絡されている場合は、ＴＦ
Ｔアレイ完成後に簡易な導通検査により、層間短絡の有
無を判断することができないという問題点があった。こ
こで、層間短絡の有無だけの検査が必要である理由とし
ては、ＴＦＴアレイにおいて発生する殆どの欠陥は、必
ずパターン異常を伴うために、パターン検査により検出
可能であり、プロービングが必要な電気的検査は、ＴＦ
Ｔアレイ基板表面を汚染したり傷つける危険性と、数百
から数千本の端子をプロービングする必要があることか
ら、プロービングピンと各端子のコンタクト不良の不安
が常につきまとう。
【００１０】しかしながら、層間短絡はパターン異常を
伴わない場合が多い上、欠陥としては非常に重大なもの
である。本発明は、上記問題点を除去し、ＴＦＴアレイ
完成後に簡易な導通検査により層間短絡の検査が可能な
短絡用配線を有するＴＦＴアレイ及びその検査方法を提
供することを目的とする。
伴わない場合が多い上、欠陥としては非常に重大なもの
である。本発明は、上記問題点を除去し、ＴＦＴアレイ
完成後に簡易な導通検査により層間短絡の検査が可能な
短絡用配線を有するＴＦＴアレイ及びその検査方法を提
供することを目的とする。
【００１１】
〔Ｉ〕本発明は、上記目的を達成するために、互いに交
差させて配置した複数のアドレス線と複数のデータ線の
各交差部に薄膜トランジスタを設け、該薄膜トランジス
タに接続される補助容量線を有する表示領域を有し、該
表示領域の外側に静電気保護素子を介して、第１の短絡
用配線が配置される薄膜トランジスタアレイにおいて、 （Ａ）前記第１の短絡用配線の外側に配置されるデータ
線の短絡用配線と、前記第１の短絡用配線の外側に配置
されるアドレス線の短絡用配線と、このアドレス線の短
絡用配線と同じ金属層で接続される補助容量線の短絡用
配線とを備え、前記データ線の短絡用配線と、前記アド
レス線の短絡用配線及び補助容量線の短絡用配線との分
離部分に静電気保護手段とを設けるようにしたものであ
る。
差させて配置した複数のアドレス線と複数のデータ線の
各交差部に薄膜トランジスタを設け、該薄膜トランジス
タに接続される補助容量線を有する表示領域を有し、該
表示領域の外側に静電気保護素子を介して、第１の短絡
用配線が配置される薄膜トランジスタアレイにおいて、 （Ａ）前記第１の短絡用配線の外側に配置されるデータ
線の短絡用配線と、前記第１の短絡用配線の外側に配置
されるアドレス線の短絡用配線と、このアドレス線の短
絡用配線と同じ金属層で接続される補助容量線の短絡用
配線とを備え、前記データ線の短絡用配線と、前記アド
レス線の短絡用配線及び補助容量線の短絡用配線との分
離部分に静電気保護手段とを設けるようにしたものであ
る。
【００１２】（Ｂ）前記第１の短絡用配線の外側に配置
されるデータ線の短絡用配線と、前記第１の短絡用配線
の外側に配置されるアドレス線の短絡用配線と、このア
ドレス線の短絡用配線と異なる金属層で接続される補助
容量線の短絡用配線とを備え、前記データ線の短絡用配
線と前記アドレス線の短絡用配線との分離部分に設けら
れる静電気保護素子と、前記データ線の短絡用配線と前
記補助容量線の短絡用配線との分離部分に設けられる静
電気保護手段と、前記アドレス線の短絡用配線と前記補
助容量線の短絡用配線との分離部分に設けられる静電気
保護手段とを設けるようにしたものである。
されるデータ線の短絡用配線と、前記第１の短絡用配線
の外側に配置されるアドレス線の短絡用配線と、このア
ドレス線の短絡用配線と異なる金属層で接続される補助
容量線の短絡用配線とを備え、前記データ線の短絡用配
線と前記アドレス線の短絡用配線との分離部分に設けら
れる静電気保護素子と、前記データ線の短絡用配線と前
記補助容量線の短絡用配線との分離部分に設けられる静
電気保護手段と、前記アドレス線の短絡用配線と前記補
助容量線の短絡用配線との分離部分に設けられる静電気
保護手段とを設けるようにしたものである。
【００１３】〔II〕互いに交差させて配置した複数のア
ドレス線と複数のデータ線の各交差部に薄膜トランジス
タを設け、該薄膜トランジスタに接続される補助容量線
を有する表示領域を有し、該表示領域の外側に静電気保
護素子を介して、第１の短絡用配線が配置される薄膜ト
ランジスタアレイの検査方法において、 （Ａ）前記第１の短絡用配線の外側に配置されるデータ
線の短絡用配線と、前記第１の短絡用配線の外側に配置
されるアドレス線の短絡用配線と、該アドレス線の短絡
用配線と同じ金属層で接続される補助容量線の短絡用配
線と、前記データ線の短絡用配線と、前記アドレス線の
短絡用配線及び補助容量線の短絡用配線との分離部分に
静電気保護手段とを設け、前記データ線の短絡用配線
と、アドレス線及び補助容量線の短絡用配線間に直流電
圧を印加して、前記データ線と、アドレス線及び補助容
量線との層間短絡を検査するようにしたものである。
ドレス線と複数のデータ線の各交差部に薄膜トランジス
タを設け、該薄膜トランジスタに接続される補助容量線
を有する表示領域を有し、該表示領域の外側に静電気保
護素子を介して、第１の短絡用配線が配置される薄膜ト
ランジスタアレイの検査方法において、 （Ａ）前記第１の短絡用配線の外側に配置されるデータ
線の短絡用配線と、前記第１の短絡用配線の外側に配置
されるアドレス線の短絡用配線と、該アドレス線の短絡
用配線と同じ金属層で接続される補助容量線の短絡用配
線と、前記データ線の短絡用配線と、前記アドレス線の
短絡用配線及び補助容量線の短絡用配線との分離部分に
静電気保護手段とを設け、前記データ線の短絡用配線
と、アドレス線及び補助容量線の短絡用配線間に直流電
圧を印加して、前記データ線と、アドレス線及び補助容
量線との層間短絡を検査するようにしたものである。
【００１４】（Ｂ）前記第１の短絡用配線の外側に配置
されるデータ線の短絡用配線と、前記第１の短絡用配線
の外側に配置されるアドレス線の短絡用配線と、このア
ドレス線の短絡用配線と異なる金属層で接続される補助
容量線の短絡用配線と、前記データ線の短絡用配線と前
記アドレス線の短絡用配線との分離部分に設けられる静
電気保護素子と、前記データ線の短絡用配線と前記補助
容量線の短絡用配線との分離部分に設けられる静電気保
護手段と、前記アドレス線の短絡用配線と前記補助容量
線の短絡用配線との分離部分に設けられる静電気保護手
段とを備え、前記データ線の短絡用配線と、アドレス線
の短絡用配線間に直流電圧を印加して、前記データ線
と、アドレス線との層間短絡を検査し、前記データ線の
短絡用配線と、アドレス線の短絡用配線間に直流電圧を
印加して、前記データ線と、アドレス線との層間短絡を
検査し、前記データ線と、前記補助容量線との層間短絡
を検査し、前記アドレス線の短絡用配線と前記補助容量
線の短絡用配線間に直流電圧を印加して、前記アドレス
線と前記補助容量線との層間短絡を検査するようにした
ものである。
されるデータ線の短絡用配線と、前記第１の短絡用配線
の外側に配置されるアドレス線の短絡用配線と、このア
ドレス線の短絡用配線と異なる金属層で接続される補助
容量線の短絡用配線と、前記データ線の短絡用配線と前
記アドレス線の短絡用配線との分離部分に設けられる静
電気保護素子と、前記データ線の短絡用配線と前記補助
容量線の短絡用配線との分離部分に設けられる静電気保
護手段と、前記アドレス線の短絡用配線と前記補助容量
線の短絡用配線との分離部分に設けられる静電気保護手
段とを備え、前記データ線の短絡用配線と、アドレス線
の短絡用配線間に直流電圧を印加して、前記データ線
と、アドレス線との層間短絡を検査し、前記データ線の
短絡用配線と、アドレス線の短絡用配線間に直流電圧を
印加して、前記データ線と、アドレス線との層間短絡を
検査し、前記データ線と、前記補助容量線との層間短絡
を検査し、前記アドレス線の短絡用配線と前記補助容量
線の短絡用配線間に直流電圧を印加して、前記アドレス
線と前記補助容量線との層間短絡を検査するようにした
ものである。
【００１５】
【作用】本発明によれば、上記したように、ＴＦＴアレ
イのアドレス線の短絡用配線とデータ線の短絡用配線及
び又は補助容量線の短絡用配線が対向する分離部分に、
静電気保護手段を施すようにしたので、静電気によるＴ
ＦＴに対する障害を防止するとともに、高価な検査装置
を用いることなく、テスターなどによる簡易な導通検査
により、層間短絡の有無を確実に検査することができ
る。
イのアドレス線の短絡用配線とデータ線の短絡用配線及
び又は補助容量線の短絡用配線が対向する分離部分に、
静電気保護手段を施すようにしたので、静電気によるＴ
ＦＴに対する障害を防止するとともに、高価な検査装置
を用いることなく、テスターなどによる簡易な導通検査
により、層間短絡の有無を確実に検査することができ
る。
【００１６】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１実施例を示
す薄膜トランジスタアレイの構成図である。この図に示
すように、ＴＦＴアレイ領域（表示領域）は、図５に示
したように、従来のものと同様である。すなわち、１は
ＴＦＴアレイ領域（表示領域）であり、この領域にアド
レス線（走査線）１１とデータ線１２が互いに交差する
ように配置され、アドレス線１１とデータ線１２の交点
には、ＴＦＴ１４がそれぞれ形成されている。
ながら詳細に説明する。図１は本発明の第１実施例を示
す薄膜トランジスタアレイの構成図である。この図に示
すように、ＴＦＴアレイ領域（表示領域）は、図５に示
したように、従来のものと同様である。すなわち、１は
ＴＦＴアレイ領域（表示領域）であり、この領域にアド
レス線（走査線）１１とデータ線１２が互いに交差する
ように配置され、アドレス線１１とデータ線１２の交点
には、ＴＦＴ１４がそれぞれ形成されている。
【００１７】また、補助容量線１３が設けられ、そのＴ
ＦＴ１４のソース電極とドレイン電極との何れか一方と
補助容量線１３の間に補助容量１５が設けられている。
そして、ＴＦＴ１４のソース電極とドレイン電極との何
れか一方に接続された電極（図示なし）とが、マトリッ
クス状に複数配列され、液晶表示装置（ＬＣＤ）を構成
するようになっている。
ＦＴ１４のソース電極とドレイン電極との何れか一方と
補助容量線１３の間に補助容量１５が設けられている。
そして、ＴＦＴ１４のソース電極とドレイン電極との何
れか一方に接続された電極（図示なし）とが、マトリッ
クス状に複数配列され、液晶表示装置（ＬＣＤ）を構成
するようになっている。
【００１８】この実施例では、アドレス線１１と補助容
量線１３とは、同一層の金属で配線されている。アドレ
ス線１１、データ線１２、補助容量線１３は、ＴＦＴア
レイ領域１の外部に引き出され、それぞれの先端部に、
アドレス線端子２１、データ線端子２２、補助容量端子
２３のＬＣＤとして外部から信号を供給するための接続
端子が形成されている。
量線１３とは、同一層の金属で配線されている。アドレ
ス線１１、データ線１２、補助容量線１３は、ＴＦＴア
レイ領域１の外部に引き出され、それぞれの先端部に、
アドレス線端子２１、データ線端子２２、補助容量端子
２３のＬＣＤとして外部から信号を供給するための接続
端子が形成されている。
【００１９】このＴＦＴアレイ領域１の周囲には、第１
の短絡用配線３０が設けられ、この第１の短絡用配線３
０には、静電気保護素子４を介してアドレス線１１とデ
ータ線１２に接続されている。更に、各接続端子の外周
には、全てのアドレス線端子２１と補助容量線１３が接
続された短絡用配線３１と、全てのデータ線端子２２が
接続された短絡用配線３２が設けられ、この短絡用配線
３１と短絡用配線３２との分離部分には静電気保護手段
４０が設けられている。
の短絡用配線３０が設けられ、この第１の短絡用配線３
０には、静電気保護素子４を介してアドレス線１１とデ
ータ線１２に接続されている。更に、各接続端子の外周
には、全てのアドレス線端子２１と補助容量線１３が接
続された短絡用配線３１と、全てのデータ線端子２２が
接続された短絡用配線３２が設けられ、この短絡用配線
３１と短絡用配線３２との分離部分には静電気保護手段
４０が設けられている。
【００２０】したがって、短絡用配線３１と、短絡用配
線３２とは絶縁状態にある。図２は全てのアドレス線端
子と補助容量線が接続された短絡用配線と、全てのデー
タ線端子が接続された短絡用配線との分離部分の拡大図
である。この図に示されるように、全てのアドレス線端
子２１と補助容量線１３が接続された短絡用配線３１
と、全てのデータ線端子２２が接続された短絡用配線３
２が対向する分離部分には、静電気による帯電が生じ、
短絡用配線３１と短絡用配線３２間に電位差が生じた時
に、アドレス線１１とデータ線１２間の絶縁膜破壊電圧
以下で放電を誘起するための静電気保護手段４０として
の放電針４１を複数個形成した。
線３２とは絶縁状態にある。図２は全てのアドレス線端
子と補助容量線が接続された短絡用配線と、全てのデー
タ線端子が接続された短絡用配線との分離部分の拡大図
である。この図に示されるように、全てのアドレス線端
子２１と補助容量線１３が接続された短絡用配線３１
と、全てのデータ線端子２２が接続された短絡用配線３
２が対向する分離部分には、静電気による帯電が生じ、
短絡用配線３１と短絡用配線３２間に電位差が生じた時
に、アドレス線１１とデータ線１２間の絶縁膜破壊電圧
以下で放電を誘起するための静電気保護手段４０として
の放電針４１を複数個形成した。
【００２１】ここで、静電気による帯電が生じた場合
に、できるだけ低い電位差で放電を開始させるために、
放電針４１の先端を鋭角に加工した。換言すれば、夾角
の突起部４１ａを有するギャップを形成した。また、放
電針４１の間隔は、これもできるだけ低い電位差で放電
が開始し、且つ安定に加工が可能な距離である必要があ
り、ここでは５μｍとした。なお、５μｍ〜１０μｍで
の使用が望ましい。
に、できるだけ低い電位差で放電を開始させるために、
放電針４１の先端を鋭角に加工した。換言すれば、夾角
の突起部４１ａを有するギャップを形成した。また、放
電針４１の間隔は、これもできるだけ低い電位差で放電
が開始し、且つ安定に加工が可能な距離である必要があ
り、ここでは５μｍとした。なお、５μｍ〜１０μｍで
の使用が望ましい。
【００２２】なお、放電針４１の個数は、１個でも２個
でも又は４個以上であってもよい。この実施例では、ア
ドレス線端子２１と補助容量端子２３は、同一の短絡用
配線３１に接続されており、全てのデータ線端子２２は
短絡用配線３２に接続されている。このように、アドレ
ス線端子２１と補助容量端子２３を同一の短絡用配線３
１で接続したのは、アドレス線１１と補助容量線１３
を、同一層の金属により形成したためであり、構造上ア
ドレス線１１と補助容量線１３間に絶縁層を介して異な
る層の金属により、それぞれの電極が形成される場合
は、更に同一の短絡用配線３１も分離すべきである。
でも又は４個以上であってもよい。この実施例では、ア
ドレス線端子２１と補助容量端子２３は、同一の短絡用
配線３１に接続されており、全てのデータ線端子２２は
短絡用配線３２に接続されている。このように、アドレ
ス線端子２１と補助容量端子２３を同一の短絡用配線３
１で接続したのは、アドレス線１１と補助容量線１３
を、同一層の金属により形成したためであり、構造上ア
ドレス線１１と補助容量線１３間に絶縁層を介して異な
る層の金属により、それぞれの電極が形成される場合
は、更に同一の短絡用配線３１も分離すべきである。
【００２３】図３はそのようなアドレス線と補助容量線
とが絶縁層を介して異なる層の金属により、それぞれ形
成される場合の薄膜トランジスタアレイの構成図であ
る。この図に示すように、全てのアドレス線端子２１は
短絡用配線３３で接続し、全てのデータ端子２２は短絡
用配線３４で接続する。また、補助容量端子２３は、ア
ドレス線１１とは接続することなく、独立して設ける。
とが絶縁層を介して異なる層の金属により、それぞれ形
成される場合の薄膜トランジスタアレイの構成図であ
る。この図に示すように、全てのアドレス線端子２１は
短絡用配線３３で接続し、全てのデータ端子２２は短絡
用配線３４で接続する。また、補助容量端子２３は、ア
ドレス線１１とは接続することなく、独立して設ける。
【００２４】そこで、短絡用配線３３と短絡用配線３４
との分離部分には、前記した放電針４１と同様の構造を
有する放電針４２を設け、短絡用配線３４と補助容量端
子２３の短絡用配線３５との分離部分には、前記した放
電針４１と同様の構造を有する放電針４３を設ける。同
様に、短絡用配線３３と補助容量端子２３の短絡用配線
３５との分離部分には、前記した放電針４１と同様の構
造を有する放電針４４で接続する。
との分離部分には、前記した放電針４１と同様の構造を
有する放電針４２を設け、短絡用配線３４と補助容量端
子２３の短絡用配線３５との分離部分には、前記した放
電針４１と同様の構造を有する放電針４３を設ける。同
様に、短絡用配線３３と補助容量端子２３の短絡用配線
３５との分離部分には、前記した放電針４１と同様の構
造を有する放電針４４で接続する。
【００２５】図８は本発明の第２実施例を示す薄膜トラ
ンジスタアレイの構成図である。この図に示すように、
殆どの構成は、図１に示したものと同様の構造である
が、この実施例では、接続端子の外周には、全てのアド
レス線端子２１と補助容量線１３が接続された短絡用配
線３１と、全てのデータ線端子２２が接続された短絡用
配線３２が設けられ、この短絡用配線３１と短絡用配線
３２との分離部分には、静電気保護手段としての静電気
保護素子４５が設けられる。
ンジスタアレイの構成図である。この図に示すように、
殆どの構成は、図１に示したものと同様の構造である
が、この実施例では、接続端子の外周には、全てのアド
レス線端子２１と補助容量線１３が接続された短絡用配
線３１と、全てのデータ線端子２２が接続された短絡用
配線３２が設けられ、この短絡用配線３１と短絡用配線
３２との分離部分には、静電気保護手段としての静電気
保護素子４５が設けられる。
【００２６】また、図９に示すように、静電気保護素子
４５としては、例えば、ＴＦＴを形成する。ここで、図
９（ａ）はそのＴＦＴの平面図、図９（ｂ）は図９
（ａ）のＡ−Ａ線断面図である。これらの図において、
５１はガラス基板であり、このガラス基板５１上に第１
層である全てのアドレス線端子２１と補助容量線１３が
接続された短絡用配線３１をパターニングし、その短絡
用配線３１間にゲート絶縁膜５２を形成し、その上に第
２層である全てのデータ線端子２２が接続された短絡用
配線３２をパターニングし、その短絡用配線３２の中央
には、アモルファスシリコンからなる半導体膜５３、オ
ーミック層５４からなる電極を形成し、その上に保護膜
５５を堆積する。このようにして、ＴＦＴを形成する。
４５としては、例えば、ＴＦＴを形成する。ここで、図
９（ａ）はそのＴＦＴの平面図、図９（ｂ）は図９
（ａ）のＡ−Ａ線断面図である。これらの図において、
５１はガラス基板であり、このガラス基板５１上に第１
層である全てのアドレス線端子２１と補助容量線１３が
接続された短絡用配線３１をパターニングし、その短絡
用配線３１間にゲート絶縁膜５２を形成し、その上に第
２層である全てのデータ線端子２２が接続された短絡用
配線３２をパターニングし、その短絡用配線３２の中央
には、アモルファスシリコンからなる半導体膜５３、オ
ーミック層５４からなる電極を形成し、その上に保護膜
５５を堆積する。このようにして、ＴＦＴを形成する。
【００２７】このように、短絡用配線３１と短絡用配線
３２が対向する分離部分に、表示領域のＴＦＴと同様に
形成されるＴＦＴを静電気保護素子として形成した。こ
こでは、ＴＦＴを２個並列に接続し、それぞれのゲート
５０ａ，５０ｂを、１個のＴＦＴのゲート５０ａは短絡
用配線３１へ、もう１個のＴＦＴのゲート５０ｂは短絡
用配線３２に接続し、短絡用配線３１と短絡用配線３２
のどちらかが静電気により帯電しても、どちらかの静電
気保護素子であるＴＦＴがＯＮ状態になって、短絡用配
線３１と短絡用配線３２が同電位に保たれているように
した。また、層間短絡を検査する際の直流低電圧に対し
ては、ほぼ絶縁状態が達成される。
３２が対向する分離部分に、表示領域のＴＦＴと同様に
形成されるＴＦＴを静電気保護素子として形成した。こ
こでは、ＴＦＴを２個並列に接続し、それぞれのゲート
５０ａ，５０ｂを、１個のＴＦＴのゲート５０ａは短絡
用配線３１へ、もう１個のＴＦＴのゲート５０ｂは短絡
用配線３２に接続し、短絡用配線３１と短絡用配線３２
のどちらかが静電気により帯電しても、どちらかの静電
気保護素子であるＴＦＴがＯＮ状態になって、短絡用配
線３１と短絡用配線３２が同電位に保たれているように
した。また、層間短絡を検査する際の直流低電圧に対し
ては、ほぼ絶縁状態が達成される。
【００２８】図１０は本発明の第２実施例を示す薄膜ト
ランジスタアレイのアドレス線と補助容量線とが絶縁層
を介して異なる層の金属により、それぞれ形成される場
合の薄膜トランジスタアレイの構成図である。図１０に
示すように、補助容量線１３がアドレス線１１と別の金
属層で形成された場合には、全てのアドレス線端子２１
が接続された短絡用配線３３と、全てのデータ線端子２
２が接続された短絡用配線３４が設けられ、この短絡用
配線３３と短絡用配線３４との分離部分には、前記と同
様のＴＦＴからなる静電気保護素子４６が設けられる。
ランジスタアレイのアドレス線と補助容量線とが絶縁層
を介して異なる層の金属により、それぞれ形成される場
合の薄膜トランジスタアレイの構成図である。図１０に
示すように、補助容量線１３がアドレス線１１と別の金
属層で形成された場合には、全てのアドレス線端子２１
が接続された短絡用配線３３と、全てのデータ線端子２
２が接続された短絡用配線３４が設けられ、この短絡用
配線３３と短絡用配線３４との分離部分には、前記と同
様のＴＦＴからなる静電気保護素子４６が設けられる。
【００２９】また、短絡用配線３４と全ての補助容量線
１３が接続される短絡用配線３５との分離部分には、静
電気保護素子４７が設けられる。更に、短絡用配線３３
と短絡用配線３５との分離部分には、前記と同様のＴＦ
Ｔからなる静電気保護素子４８が設けられる。ここま
で、静電気保護素子としてＴＦＴを形成した実施例につ
いて説明したが、個々の短絡用配線間に形成する静電気
保護素子としては、空間電荷制限電流素子や抵抗体とす
ることも可能である。
１３が接続される短絡用配線３５との分離部分には、静
電気保護素子４７が設けられる。更に、短絡用配線３３
と短絡用配線３５との分離部分には、前記と同様のＴＦ
Ｔからなる静電気保護素子４８が設けられる。ここま
で、静電気保護素子としてＴＦＴを形成した実施例につ
いて説明したが、個々の短絡用配線間に形成する静電気
保護素子としては、空間電荷制限電流素子や抵抗体とす
ることも可能である。
【００３０】空間電荷制限電流素子は、空間電荷制限電
流（Ｓｐａｃｅ Ｃｈａｒｇｅ Ｌｉｍｉｔｅｄ Ｃｕ
ｒｒｅｎｔ）で電圧電流特性が規定され、非線形な電圧
電流特性を持つ２端子素子（ＳＣＬＣ素子）である。図
１１は、かかる空間電荷制限電流素子を用いた場合の構
成図であり、図１１（ａ）はその平面図、図１１（ｂ）
は図１１（ａ）のＢ−Ｂ線断面図である。
流（Ｓｐａｃｅ Ｃｈａｒｇｅ Ｌｉｍｉｔｅｄ Ｃｕ
ｒｒｅｎｔ）で電圧電流特性が規定され、非線形な電圧
電流特性を持つ２端子素子（ＳＣＬＣ素子）である。図
１１は、かかる空間電荷制限電流素子を用いた場合の構
成図であり、図１１（ａ）はその平面図、図１１（ｂ）
は図１１（ａ）のＢ−Ｂ線断面図である。
【００３１】図に示すように、ガラス基板５１上に短絡
用配線３１をパターニングし、その上にＴＦＴのゲート
絶縁膜５２を形成し、このゲート絶縁膜５２上にアモル
ファスシリコンからなる半導体膜５３、オーミック層５
４からなる電極を形成し、その上に短絡用配線３２を形
成し、保護膜５５で覆う。このように、空間電荷制限電
流素子は、ＴＦＴからゲート電極を除いた構造をしてお
り、表示部に用いるＴＦＴと同時に形成することができ
る。また、２端子素子であるからＴＦＴを静電気保護素
子として用いる場合と違い、２個の素子を相補的に組み
合わせて形成する必要はない。
用配線３１をパターニングし、その上にＴＦＴのゲート
絶縁膜５２を形成し、このゲート絶縁膜５２上にアモル
ファスシリコンからなる半導体膜５３、オーミック層５
４からなる電極を形成し、その上に短絡用配線３２を形
成し、保護膜５５で覆う。このように、空間電荷制限電
流素子は、ＴＦＴからゲート電極を除いた構造をしてお
り、表示部に用いるＴＦＴと同時に形成することができ
る。また、２端子素子であるからＴＦＴを静電気保護素
子として用いる場合と違い、２個の素子を相補的に組み
合わせて形成する必要はない。
【００３２】この空間電荷制限電流素子は、図１２に示
すような非線形の電圧電流特性を持ち、通常の駆動（測
定）電圧では、素子抵抗が十分高く、静電気により高電
圧が印加された時には、大きな電流が流れて実質的な短
絡状態となるものである。なお、図１２において、縦軸
は電流〔Ａ〕、横軸は〔Ｖ〕を示す。次に、静電気保護
素子として抵抗体を用いる場合について説明する。
すような非線形の電圧電流特性を持ち、通常の駆動（測
定）電圧では、素子抵抗が十分高く、静電気により高電
圧が印加された時には、大きな電流が流れて実質的な短
絡状態となるものである。なお、図１２において、縦軸
は電流〔Ａ〕、横軸は〔Ｖ〕を示す。次に、静電気保護
素子として抵抗体を用いる場合について説明する。
【００３３】図１３は、静電気保護素子として抵抗体を
用いる場合の構成図であり、図１３（ａ）はその平面
図、図１３（ｂ）は図１３（ａ）のＣ−Ｃ線断面図であ
る。図に示すように、ガラス基板５１上に短絡用配線３
１をパターニングし、その上にＴＦＴのゲート絶縁膜５
２を形成し、このゲート絶縁膜５２上にＴＦＴアレイ領
域１において画素電極として用いられる透明電極を蛇行
させ、細線状に加工して必要な抵抗体５６を得る。その
上に短絡用配線３２を形成し、保護膜５５で覆う。
用いる場合の構成図であり、図１３（ａ）はその平面
図、図１３（ｂ）は図１３（ａ）のＣ−Ｃ線断面図であ
る。図に示すように、ガラス基板５１上に短絡用配線３
１をパターニングし、その上にＴＦＴのゲート絶縁膜５
２を形成し、このゲート絶縁膜５２上にＴＦＴアレイ領
域１において画素電極として用いられる透明電極を蛇行
させ、細線状に加工して必要な抵抗体５６を得る。その
上に短絡用配線３２を形成し、保護膜５５で覆う。
【００３４】このように、静電気保護素子として抵抗体
を用いる場合は、電圧電流特性が、ＴＦＴや空間電荷制
限電流素子と相違して線形であるために、ＴＦＴに使用
する薄膜（アモルファスシリコンや金属薄膜）を細線状
にパターニングして、駆動（測定）上の障害とならない
抵抗値を得る必要がある。次に、このように構成された
本発明の薄膜トランジスタアレイを用いて検査を行う方
法について説明する。
を用いる場合は、電圧電流特性が、ＴＦＴや空間電荷制
限電流素子と相違して線形であるために、ＴＦＴに使用
する薄膜（アモルファスシリコンや金属薄膜）を細線状
にパターニングして、駆動（測定）上の障害とならない
抵抗値を得る必要がある。次に、このように構成された
本発明の薄膜トランジスタアレイを用いて検査を行う方
法について説明する。
【００３５】前記したように、予め光学的検査法によ
り、アドレス線、データ線、補助容量線の視覚によるパ
ターンの異常は検出することができる。したがって、特
に、この光学的検査法ではカバーできないアドレス線、
データ線、補助容量線間のピンホール短絡の検出を、本
発明の薄膜トランジスタアレイを用いて検査する。そこ
で、例えば、図１の場合には、アドレス線端子２１のい
ずれか１箇所と、データ線端子２２又は補助容量線端子
２３のいずれか１箇所との間に、直流電圧を印加して、
導通状態を検査する。例えば、テスターのプローブをア
ドレス線端子２１のいずれか１箇所と、データ線端子２
２又は補助容量線端子２３のいずれか１箇所にあてる。
り、アドレス線、データ線、補助容量線の視覚によるパ
ターンの異常は検出することができる。したがって、特
に、この光学的検査法ではカバーできないアドレス線、
データ線、補助容量線間のピンホール短絡の検出を、本
発明の薄膜トランジスタアレイを用いて検査する。そこ
で、例えば、図１の場合には、アドレス線端子２１のい
ずれか１箇所と、データ線端子２２又は補助容量線端子
２３のいずれか１箇所との間に、直流電圧を印加して、
導通状態を検査する。例えば、テスターのプローブをア
ドレス線端子２１のいずれか１箇所と、データ線端子２
２又は補助容量線端子２３のいずれか１箇所にあてる。
【００３６】すると、ＴＦＴアレイ領域１のアドレス線
１１及び補助容量線１３と、データ線１２との間で短絡
している場合には、その欠陥を検出することができる。
その場合、導通検査用の直流電圧の印加では、短絡用配
線３１と短絡用配線３２との分離部分には、静電気保護
手段４０が設けられているため、短絡用配線３１と短絡
用配線３２とは導通することはなく、絶縁されている。
１１及び補助容量線１３と、データ線１２との間で短絡
している場合には、その欠陥を検出することができる。
その場合、導通検査用の直流電圧の印加では、短絡用配
線３１と短絡用配線３２との分離部分には、静電気保護
手段４０が設けられているため、短絡用配線３１と短絡
用配線３２とは導通することはなく、絶縁されている。
【００３７】しかし、静電気による高電圧が印加された
場合には、静電気保護手段４０は導通するために、静電
気保護素子４を介して電流が流れ、短絡用配線３１と短
絡用配線３２とは同じ電位となる。つまり、ＴＦＴのゲ
ート電極とドレイン又はソース電極は同電位となるため
に、ゲート絶縁膜の破壊を防止することができる。この
ように、３回の導通ステップで、薄膜トランジスタアレ
イの検査を行うことができる。
場合には、静電気保護手段４０は導通するために、静電
気保護素子４を介して電流が流れ、短絡用配線３１と短
絡用配線３２とは同じ電位となる。つまり、ＴＦＴのゲ
ート電極とドレイン又はソース電極は同電位となるため
に、ゲート絶縁膜の破壊を防止することができる。この
ように、３回の導通ステップで、薄膜トランジスタアレ
イの検査を行うことができる。
【００３８】また、例えば、図３の場合には、アドレス
線端子２１のいずれか１箇所と、データ線端子２２のい
ずれか１箇所との間に、直流電圧を印加して、導通状態
を検査する。例えば、テスターのプローブをアドレス線
端子２１のいずれか１箇所と、データ線端子２２のいず
れか１箇所にあてる。すると、ＴＦＴアレイ領域１のア
ドレス線１１とデータ線１２との間で短絡している場合
には、その欠陥を検出することができる。
線端子２１のいずれか１箇所と、データ線端子２２のい
ずれか１箇所との間に、直流電圧を印加して、導通状態
を検査する。例えば、テスターのプローブをアドレス線
端子２１のいずれか１箇所と、データ線端子２２のいず
れか１箇所にあてる。すると、ＴＦＴアレイ領域１のア
ドレス線１１とデータ線１２との間で短絡している場合
には、その欠陥を検出することができる。
【００３９】また、データ線端子２２のいずれか１箇所
と、補助容量線端子２３との間に、直流電圧を印加し
て、導通状態を検査する。例えば、テスターのプローブ
をデータ線端子２２のいずれか１箇所と補助線端子２３
にあてる。すると、ＴＦＴアレイ領域１のデータ線１１
と補助容量線１３との間で短絡している場合には、その
欠陥を検出することができる。
と、補助容量線端子２３との間に、直流電圧を印加し
て、導通状態を検査する。例えば、テスターのプローブ
をデータ線端子２２のいずれか１箇所と補助線端子２３
にあてる。すると、ＴＦＴアレイ領域１のデータ線１１
と補助容量線１３との間で短絡している場合には、その
欠陥を検出することができる。
【００４０】更に、ＴＦＴアレイ領域１のアドレス線１
１のいずれか１箇所と、補助容量線端子２３との間に、
直流電圧を印加して、導通状態を検査する。例えば、テ
スターのプローブをアドレス線１１のいずれか１箇所と
補助容量線端子２３にあてる。すると、ＴＦＴアレイ領
域１のアドレス線１１と補助容量線１３との間で短絡し
ている場合には、その欠陥を検出することができる。
１のいずれか１箇所と、補助容量線端子２３との間に、
直流電圧を印加して、導通状態を検査する。例えば、テ
スターのプローブをアドレス線１１のいずれか１箇所と
補助容量線端子２３にあてる。すると、ＴＦＴアレイ領
域１のアドレス線１１と補助容量線１３との間で短絡し
ている場合には、その欠陥を検出することができる。
【００４１】このように、３回の導通ステップで、薄膜
トランジスタアレイの検査を行うことができる。また、
静電気保護手段としては、放電針、静電気保護素子とし
てのＴＦＴ、ＳＣＬＣ素子、抵抗体などを用いることが
でき、このように、静電気に対する保護素子を設けるこ
とにより、静電気による高電圧が印加された場合には、
アドレス線、データ線、補助容量線に設けられた静電気
保護手段を介して電流が流れ、ゲート絶縁膜の破壊を防
止し、層間短絡を測定する際の電圧では、ゲート・ドレ
イン間が高抵抗に保たれるようにしたものである。
トランジスタアレイの検査を行うことができる。また、
静電気保護手段としては、放電針、静電気保護素子とし
てのＴＦＴ、ＳＣＬＣ素子、抵抗体などを用いることが
でき、このように、静電気に対する保護素子を設けるこ
とにより、静電気による高電圧が印加された場合には、
アドレス線、データ線、補助容量線に設けられた静電気
保護手段を介して電流が流れ、ゲート絶縁膜の破壊を防
止し、層間短絡を測定する際の電圧では、ゲート・ドレ
イン間が高抵抗に保たれるようにしたものである。
【００４２】上記したように、予め光学的検査法によ
り、視覚による外観検査を行い、アドレス線、データ
線、補助容量線間の短絡欠陥を、本発明の薄膜トランジ
スタアレイを用いることにより、簡単に、しかも確実に
薄膜トランジスタアレイの検査を行うことができる。な
お、本発明は上記実施例に限定されるものではなく、本
発明の趣旨に基づいて種々の変形が可能であり、これら
を本発明の範囲から排除するものではない。
り、視覚による外観検査を行い、アドレス線、データ
線、補助容量線間の短絡欠陥を、本発明の薄膜トランジ
スタアレイを用いることにより、簡単に、しかも確実に
薄膜トランジスタアレイの検査を行うことができる。な
お、本発明は上記実施例に限定されるものではなく、本
発明の趣旨に基づいて種々の変形が可能であり、これら
を本発明の範囲から排除するものではない。
【００４３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ＦＥＴアレイのアドレス線の短絡用配線と、デ
ータ線の短絡用配線及び又は補助容量線の短絡用配線が
対向する分離部分に、静電気保護手段を施するようにし
たので、静電気によるＴＦＴに対する障害を防止すると
ともに、高価な検査装置を用いることなく、テスターな
どによる簡易な導通検査により、層間短絡の有無を確実
に検査することが可能である。
よれば、ＦＥＴアレイのアドレス線の短絡用配線と、デ
ータ線の短絡用配線及び又は補助容量線の短絡用配線が
対向する分離部分に、静電気保護手段を施するようにし
たので、静電気によるＴＦＴに対する障害を防止すると
ともに、高価な検査装置を用いることなく、テスターな
どによる簡易な導通検査により、層間短絡の有無を確実
に検査することが可能である。
【図１】本発明の第１実施例を示す薄膜トランジスタア
レイの構成図である。
レイの構成図である。
【図２】本発明の第１実施例を示す薄膜トランジスタア
レイの全てのアドレス線端子と補助容量線が接続された
短絡用配線と、全てのデータ線端子が接続された短絡用
配線との分離部分の拡大図である。
レイの全てのアドレス線端子と補助容量線が接続された
短絡用配線と、全てのデータ線端子が接続された短絡用
配線との分離部分の拡大図である。
【図３】本発明の第１実施例を示す薄膜トランジスタア
レイのアドレス線と補助容量線とが絶縁層を介して異な
る層の金属により、それぞれ形成される場合の薄膜トラ
ンジスタアレイの構成図である。
レイのアドレス線と補助容量線とが絶縁層を介して異な
る層の金属により、それぞれ形成される場合の薄膜トラ
ンジスタアレイの構成図である。
【図４】従来のＴＦＴアレイの検査法を示す図である。
【図５】従来のＴＦＴアレイの構成図である。
【図６】従来の短絡用配線が形成されたＴＦＴアレイの
構成図である。
構成図である。
【図７】従来の短絡用配線とＴＦＴアレイ間に抵抗を形
成したＴＦＴアレイの構成図である。
成したＴＦＴアレイの構成図である。
【図８】本発明の第２実施例を示す薄膜トランジスタア
レイの構成図である。
レイの構成図である。
【図９】本発明の第２実施例を示す薄膜トランジスタア
レイの静電気保護素子としてのＴＦＴの構成図である。
レイの静電気保護素子としてのＴＦＴの構成図である。
【図１０】本発明の第２実施例を示す薄膜トランジスタ
アレイのアドレス線と補助容量線とが絶縁層を介して異
なる層の金属により、それぞれ形成される場合の薄膜ト
ランジスタアレイの構成図である。
アレイのアドレス線と補助容量線とが絶縁層を介して異
なる層の金属により、それぞれ形成される場合の薄膜ト
ランジスタアレイの構成図である。
【図１１】本発明の第２実施例を示す薄膜トランジスタ
アレイの静電気保護素子としての空間電荷制限電流素子
の構成図である。
アレイの静電気保護素子としての空間電荷制限電流素子
の構成図である。
【図１２】本発明の第２実施例を示す薄膜トランジスタ
アレイの静電気保護素子としての空間電荷制限電流素子
の電圧・電流特性を示す図である。
アレイの静電気保護素子としての空間電荷制限電流素子
の電圧・電流特性を示す図である。
【図１３】本発明の第２実施例を示す薄膜トランジスタ
アレイの静電気保護素子としての抵抗体を示す図であ
る。
アレイの静電気保護素子としての抵抗体を示す図であ
る。
１ ＴＦＴアレイ領域（表示領域） ４，４５，４６，４７，４８ 静電気保護素子 １１ アドレス線（走査線） １２ データ線 １４ ＴＦＴ １３ 補助容量線 １５ 補助容量 ２１ アドレス線端子 ２２ データ線端子 ２３ 補助容量端子 ３０ 第１の短絡用配線 ３１，３２，３３，３４，３５ 短絡用配線 ４０ 静電気保護手段 ４１，４２，４３，４４ 放電針 ４１ａ 夾角の突起部 ５０ａ，５０ｂ ＴＦＴのゲート ５１ ガラス基板 ５２ ゲート絶縁膜 ５３ 半導体膜（アモルファスシリコン） ５４ オーミック層 ５５ 保護膜 ５６ 抵抗体
Claims (8)
- 【請求項１】 互いに交差させて配置した複数のアドレ
ス線と複数のデータ線の各交差部に薄膜トランジスタを
設け、該薄膜トランジスタに接続される補助容量線を有
する表示領域を有し、該表示領域の外側に静電気保護素
子を介して、第１の短絡用配線が配置される薄膜トラン
ジスタアレイにおいて、（ａ）前記第１の短絡用配線の
外側に配置されるデータ線の短絡用配線と、（ｂ）前記
第１の短絡用配線の外側に配置されるアドレス線の短絡
用配線と、（ｃ）該アドレス線の短絡用配線と同じ金属
層で接続される補助容量線の短絡用配線とを備え、
（ｄ）前記データ線の短絡用配線と、前記アドレス線の
短絡用配線及び補助容量線の短絡用配線との分離部分に
静電気保護手段を設けることを特徴とする薄膜トランジ
スタアレイ。 - 【請求項２】 互いに交差させて配置した複数のアドレ
ス線と複数のデータ線の各交差部に薄膜トランジスタを
設け、該薄膜トランジスタに接続される補助容量線を有
する表示領域を有し、該表示領域の外側に静電気保護素
子を介して、第１の短絡用配線が配置される薄膜トラン
ジスタアレイにおいて、（ａ）前記第１の短絡用配線の
外側に配置されるデータ線の短絡用配線と、（ｂ）前記
第１の短絡用配線の外側に配置されるアドレス線の短絡
用配線と、（ｃ）該アドレス線の短絡用配線と異なる金
属層で接続される補助容量線の短絡用配線とを備え、
（ｄ）前記データ線の短絡用配線と前記アドレス線の短
絡用配線との分離部分に設けられる静電気保護素子と、
前記データ線の短絡用配線と前記補助容量線の短絡用配
線との分離部分に設けられる静電気保護手段と、前記ア
ドレス線の短絡用配線と前記補助容量線の短絡用配線と
の分離部分に設けられる静電気保護手段とを具備するこ
とを特徴とする薄膜トランジスタアレイ。 - 【請求項３】 前記静電気保護手段は放電針であること
を特徴とする請求項１又は２記載の薄膜トランジスタア
レイ。 - 【請求項４】 前記静電気保護手段はＴＦＴであること
を特徴とする請求項１又は２記載の薄膜トランジスタア
レイ。 - 【請求項５】 前記静電気保護手段は空間電荷制限電流
で電圧電流特性が規定される空間電荷制限電流素子であ
ることを特徴とする請求項１又は２記載の薄膜トランジ
スタアレイ。 - 【請求項６】 前記静電気保護手段は抵抗体であること
を特徴とする請求項１又は２記載の薄膜トランジスタア
レイ。 - 【請求項７】 互いに交差させて配置した複数のアドレ
ス線と複数のデータ線の各交差部に薄膜トランジスタを
設け、該薄膜トランジスタに接続される補助容量線を有
する表示領域を有し、該表示領域の外側に静電気保護素
子を介して、第１の短絡用配線が配置される薄膜トラン
ジスタアレイの検査方法において、（ａ）前記第１の短
絡用配線の外側に配置されるデータ線の短絡用配線と、
前記第１の短絡用配線の外側に配置されるアドレス線の
短絡用配線と、該アドレス線の短絡用配線と同じ金属層
で接続される補助容量線の短絡用配線と、前記データ線
の短絡用配線と、前記アドレス線の短絡用配線及び補助
容量線の短絡用配線との分離部分に静電気保護手段とを
設け、（ｂ）前記データ線の短絡用配線と、アドレス線
及び補助容量線の短絡用配線間に直流電圧を印加して、
前記データ線と、アドレス線及び補助容量線との層間短
絡を検査する薄膜トランジスタアレイの検査方法。 - 【請求項８】 互いに交差させて配置した複数のアドレ
ス線と複数のデータ線の各交差部に薄膜トランジスタを
設け、該薄膜トランジスタに接続される補助容量線を有
する表示領域を有し、該表示領域の外側に静電気保護素
子を介して、第１の短絡用配線が配置される薄膜トラン
ジスタアレイの検査方法において、（ａ）前記第１の短
絡用配線の外側に配置されるデータ線の短絡用配線と、
前記第１の短絡用配線の外側に配置されるアドレス線の
短絡用配線と、該アドレス線の短絡用配線と異なる金属
層で接続される補助容量線の短絡用配線と、前記データ
線の短絡用配線と前記アドレス線の短絡用配線との分離
部分に設けられる静電気保護素子と、前記データ線の短
絡用配線と前記補助容量線の短絡用配線との分離部分に
設けられる静電気保護手段と、前記アドレス線の短絡用
配線と前記補助容量線の短絡用配線との分離部分に設け
られる静電気保護手段とを備え、（ｂ）前記データ線の
短絡用配線と、アドレス線の短絡用配線間に直流電圧を
印加して、前記データ線と、アドレス線との層間短絡を
検査し、前記データ線の短絡用配線と、アドレス線の短
絡用配線間に直流電圧を印加して、前記データ線と、ア
ドレス線との層間短絡を検査し、前記データ線と、前記
補助容量線との層間短絡を検査し、前記アドレス線の短
絡用配線と前記補助容量線の短絡用配線間に直流電圧を
印加して、前記アドレス線と前記補助容量線との層間短
絡を検査する薄膜トランジスタアレイの検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8008194A JPH07287249A (ja) | 1994-04-19 | 1994-04-19 | 薄膜トランジスタアレイ及びその検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8008194A JPH07287249A (ja) | 1994-04-19 | 1994-04-19 | 薄膜トランジスタアレイ及びその検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07287249A true JPH07287249A (ja) | 1995-10-31 |
Family
ID=13708279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8008194A Withdrawn JPH07287249A (ja) | 1994-04-19 | 1994-04-19 | 薄膜トランジスタアレイ及びその検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07287249A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000148044A (ja) * | 1998-08-31 | 2000-05-26 | Canon Inc | 半導体装置 |
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| JP2005051193A (ja) * | 2003-07-30 | 2005-02-24 | Au Optronics Corp | 静電放電保護回路 |
| KR100891999B1 (ko) * | 2002-10-10 | 2009-04-07 | 하이디스 테크놀로지 주식회사 | 액정표시장치용 정전기 방지 장치 |
| JP2009294686A (ja) * | 1998-08-31 | 2009-12-17 | Canon Inc | 半導体装置、及び半導体装置の製造方法 |
| CN103309064A (zh) * | 2013-05-24 | 2013-09-18 | 深圳市华星光电技术有限公司 | 传感器、检测装置及检测方法 |
| JP2015115428A (ja) * | 2013-12-11 | 2015-06-22 | 凸版印刷株式会社 | 静電気保護素子及びそれを用いた静電気保護回路 |
| US9293425B2 (en) | 2014-03-04 | 2016-03-22 | Samsung Display Co., Ltd. | Thin film transistor substrate and method of manufacturing liquid crystal display device using the same |
-
1994
- 1994-04-19 JP JP8008194A patent/JPH07287249A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP1717853A3 (en) * | 1998-08-31 | 2012-05-30 | Canon Kabushiki Kaisha | TFT matrix panel |
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| CN103309064B (zh) * | 2013-05-24 | 2015-11-25 | 深圳市华星光电技术有限公司 | 传感器、检测装置及检测方法 |
| JP2015115428A (ja) * | 2013-12-11 | 2015-06-22 | 凸版印刷株式会社 | 静電気保護素子及びそれを用いた静電気保護回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010703 |