JPH01274263A - 優先順位制御方式 - Google Patents

優先順位制御方式

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JPH01274263A
JPH01274263A JP10235588A JP10235588A JPH01274263A JP H01274263 A JPH01274263 A JP H01274263A JP 10235588 A JP10235588 A JP 10235588A JP 10235588 A JP10235588 A JP 10235588A JP H01274263 A JPH01274263 A JP H01274263A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) この発明は、複数の入出力制御装置から生起される中央
処理装置への割込を制御する優先順位制御方式に関する
(従来の技術) 第2図は従来の優先順位制御方式によるデータ処理装置
のブロック図である。以下、第2図を参照して従来の優
先順位制御方式を説明する。
第2図において、1はデータ信号を転送する共通バス4
の使用について制御をする共通バス制御装置(B(:T
) 、2は共通バス4から受信するデータ信号の処理を
含む種々の処理を行なう中央処理装置(cpu)である
。また、3a、3b、及び3Cは共通バス4を介してデ
ータ信号を授受する入出力制御装置(CH)である。
共通制御装置1、中央処理装置2、入出力制御装置3a
、3b及び3Cは互いに共通バス4により接続されてい
る。また、中央処理装置2、入出力制御装置3a、3b
及び3Cは、割込要求を表わす割込要求信号を転送する
ための割込要求線5により共通に接続されている。更に
、入出力制御装置3a、3b及び3Cは、中央処理装置
2からの割込許可線(IAO)6a、6b及び6Cによ
り、いわゆるデイジー・チエイン形式で直列に接続され
ている。
このような構成のデータ処理装置における優先順位制御
方式の動作を説明する。入出力制御装置3a、3b及び
3Cにそれぞれ割り込み原因が発生すると、この割り込
み原因による割込要求信号INTは割込要求線5を介し
て中央処理装置2に転送される。これに対して、中央処
理装置2は割込処理が可能であれば、割込許可線6aに
割込許可信号IAOを送出する。この場合に、入出力制
御装置3aは、自らは割込要求信号INTを送出してい
ないので、下流の割込許可線6bに割込許可信号IAO
を送出する。このため、入出力制御装置3bは、自ら割
込要求信号INTを送出中に、割込許可線6bから割込
許可信号IAOを受信することになるので、割込枠を獲
得したと判断してその割込処理を開始し、下流の割込許
可線6Cには割込許可信号IAOを送出しない。従って
、入出力制御装置3Cは割込許可線6Cから割込許可信
号IAOを受信することができず、割込許可信号IAO
を受信するまで割込要求信号INTを送出し続ける状態
となる。
従来の優先順位制御方式は、以上のような構成によって
複数の入出力制御装置において同時に生起される中央処
理装置への割込要求に対して、1つの入出力制御装置に
のみ割込許可を与えるようにしていた。
(発明が解決しようとする課題) しかし、従来の優先順位制御方式は、前述のように、信
号線をデイジー・チエイン形式で複数の入出力装置間を
接続する信号線により、中央処理装置からの割込許可信
号を転送するようにしているので、共通バスに接続され
る入出力装置が増加するに従って、共通バスに接続され
る各入出力装置が多くなると、共通バスを介してこれら
の入出力装置に伝送されるクロック信号の伝搬遅延によ
るクロック同期の問題は勿論、割込許可信号を伝送する
信号線における伝搬遅延も増加するので、この伝搬遅延
の問題によって入出力制御装置の接続数が制限されるこ
とになり、また共通バスに接続されない入出力制御装置
におけるスロットについては、デイジー・チエイン接続
されている信号線の短絡処理が必要となるので、データ
処理システムの規模の変更、保守等のために入出力装置
を信号線が活線状態で挿抜することは許容されないとい
うこと、また実装位置が制限されるという欠点があフた
この発明は、前記のような従来技術の問題点を1 除去
し、優先順位制御される入出力装置の接続数がクロック
信号の伝搬遅延により制限されることなく、かつこれら
入出力装置の活線状態でその挿抜が可能な、即ちデータ
処理装置としてシステムの拡張及び変更が容易な柔軟性
のあるデータ処理装置を構築することができる優先順位
制御方式を提供することを目的とする。
また、この発明は、データ装置としてシステムの拡張及
び変更が容易な優先順位制御方式を提供することを目的
とする。
(課題を解決するための手段) この発明の優先順位制御方式は、中央処理装置に共通バ
スを介し共通に接続されている複数の入出力制御装置か
ら前記中央処理装置へ複数の割込要求が同時に生起した
ときに、前記入出力装置のうちの一つに前記割込処理を
許可するように制御するものであって、前記入出力装置
から前記中央処理装置へ前記割込要求を示す割込要求信
号を転送するための第1の信号線と、前記中央処理装置
から前記入出力装置へ前記割込要求の許可を示す割込許
可信号を転送するための第2の信号線とにより前記中央
処理装置と前記各入出力装置との間を共通に接続し、前
記中央処理装置は前記第1の信号線から前記割込要求信
号を検出した場合に前記割込処理が可能な状態にあると
きは、前記第2の信号線に前記割込許可信号を送出する
手段と、前記割込許可信号を送出している間に、前記共
通バスから前記中央処理装置に対する割込権の獲得を示
す信号を最初に受信したときにのみ肯定応答を送出する
手段とを備えると共に、前記入出力制御装置はそれぞれ
前記割込要求信号を前記第1の信号線を介して前記中央
処理装置に送出する手段と、前記割込要求信号を送出し
ている間に、前記第2の信号線から前記割込許可信号を
受信したときは、前記中央処理装置に対する前記割込権
を獲得するための信号を前記共通バスに送出する手段と
、前記割込権を獲得するための信号の送出に対して、前
記共通バスから肯定応答を受信したときにのみ、直配割
込要求信号の送出を停止して割込処理を開始させる手段
とを備えたものである。
(作用) 前記のように構成された優先順位制御方式によれば、前
記中央処理装置は前記各入出力制御装置からの前記割込
要求信号の受信に基づいて前述の動作シーケンスを開始
し、前記共通バスから前記割込権の獲得を示す信号を最
初に受信したときにのみ、その割込権の獲得を示す信号
を送出した入出力装置に対して肯定応答を送出するので
、複数の入出力制御装置から前記中央処理装置へ複数の
割込要求が同時に生起しても、一つの入出力装置のみに
前記割込権を与える優先順位制御が達成される。
(実施例) 実施例について図面を参照して説明する。第1図は、こ
の発明の第1の実施例の優先順位制御方式により構築さ
れたデータ処理装置のブロック図である。第1図におい
て、共通バス制御装置(BにT)10 、中央処理装置
(CPU)20 、入出力制御装置(CHa、CI(b
、CHc) 30a、30b及び30c(ここでは、説
明をを簡単にするために、3台の場合を示すが、2台以
上であればよい。)が共通バス40を介して接続され、
一つのデータ処理システムが構成されている。
ここで、共通バス制御装置10は、共通バス40の使用
権についての制御を行なう機能を有する公知のものでよ
く、この発明の要旨に関係するものではないので、これ
以上の説明はしない。
共通バス40は、以下で詳細に説明する第3図及び第4
図に示すように、各入出力制御装置30a、30b、3
0cと共通バス制御装置10との間をそれぞれ固有に接
続して共通バス40の使用の要求を表わす共通バス使用
要求信号BREQを転送するための共通バス使用要求線
101と、各入出力制御装置30a、30b、30cと
共通バス制御装置10との間をそれぞれ固有に接続して
共通バス40の使用の許可を表わす共通バス使用許可信
号BGNTを転送するための共通バス使用許可線102
と、”1”のときに割込獲得を示し、”0”のときに一
般通信を示す割込獲得信号CTLを転送するための通信
種別線401と、受信装置の番号を表わす受信装置番号
信号RMNOを転送するための受信装置番号線402と
、“l”のときに正常(肯定)応答を示し、”0“のと
きに異常応答を示す応答信号REPLYを転送するため
の応答線403とを含む。
更に、共通バス40は、ここでは発明の要旨に関係しな
いので図示していないが、送信装置の番号を表わす送信
装置番号信号を転送するための送信装置番号線、データ
信号を転送するためのデータ線、アドレス信号を転送す
るためのアドレス線、及びクロック信号を転送するため
のバス・クロック線も含むものとする。
中央処理装置20、各入出カル制御装置30a、30b
及び30Cは、後者から前者へ割込要求信号INTを転
送するための1本の割込要求信号線50と、前者から後
者へ割込許可信号IAOを転送するための1本の割込許
可線60とにより共通に接続されている。
第3図は、第1図に示した中央処理装置20においてこ
の発明に関連する部分を詳細に示すブロック図である。
割込要求受信フリップ・フロップ(RRFF) 203
は、入力が入出力制御装置30a、30b、30cの割
込要求信号INTを共通に転送する割込要求信号線50
に接続され、出力がcpu制御部(CPUC)201に
割込要求受信信号IRRを転送する割込要求受信線20
2に接続されている。
割込許可受信フリップ・フロップ(IRRFF) 20
5は入力がcpu制御部201からの割込許可信号IA
Sを転送する割込許可セット線204と、割込許可リセ
ット信号IARを転送する割込許可リセット線205と
に接続され、出力が割込許可信号I^0を転送する割込
許可線60に接続されている。
受信装置番号比較器(MNMCll) 208は、受信
装置番号信号RMNOを転送する受信装置番号線402
と、自装置の番号を発生する自装置番号発生部207の
出力とに接続され、出力がAND回路209及び210
の人力に接続されている。
AND回路209は3人力を有し、第1人力が割込許可
線60に、第2人力が通信種別信号CTLを転送する通
信種別線401に、第3の入力が受信装置番号比較器2
08の出力に接続され、出力が割込許可リセット線20
5に接続されている。
AND回路210は、2人力を有し、第1人力が受信装
置番号比較器208の出力に接続され、ローレベルで活
性の第2人力が通信種別線401に接続され、出力がO
R回路211の入力に接続されている。
OR回路211の出力は応答信号REFLYを転送する
応答線403に接続されている。
第4図は、第1図に示す入出力制御装置30aにおいて
、この発明に関連する部分のみを詳細に示すブロック図
である。なお、ここで、入出力制御装置30a、30b
及び30cは、いずれも同一の構成を有するので、入出
力制御装置30aについてのみを示す。
第4図において、割込要求送信フリップ・70ツブ(R
5F)303は、セット入力(S)がチャネル制御部3
01からの割込要求セット信号IR5を転送する割込要
求セット線302に接続され、リセット入力(R)がA
ND回路307の出力に接続され、出力が送信ドライバ
(DRV)317及びAND回路304に接続されてい
る。
AND回路304は、2人力を有し、第1人力が前述の
割込要求送信フリップ・フロップ303の出力に接続さ
れ、第2人力が割込許可信号を転送する割込許可線60
に接続され、出力がAND回路305及びOR回路31
0に接続されている。
AND回路305は3人力を有し、第1人力が前述のA
ND回路304の出力に接続され、否定入力である第2
の人力がチャネル制御部301からの一般通信要求信号
REQを転送する一般通信要求線309に接続され、第
3人力がAND回路311の出力に接続され、その出力
が割込許可受信フリップ・フロップ(IへRFF) 3
06(7) D人力と、送信トラ−1’ ハ(DRV)
315の入力と、受信装置番号選択器(SEL)314
の選択切換入力とに接続されている。
割込許可受信フリップ・フロップ306は、出力がAN
D回路307に接続されている。AND回路307は2
人力を有し、第1人力が前述の割込許可受信フリップ・
フロップ306の出力に接続され、第2人力が応答信号
REFLYを受信する応答線403に接続され、出力が
前述の割込許可受信線308に接続されている。
OR回路310は、入力が前述のようにAND回路30
4と、一般通信要求線309を介してチャネル制御部3
01 とに接続され、出力が共通バス使用要求信号BR
EQを転送する共通バス使用要求線101を介してAN
D回路311に接続されている。
AND回路311は2人力を有し、第1人力が前述のO
R回路3】0の出力に接続され、第2人力がバス使用許
可信号BGNTを転送する共通バス使用許可線102に
接続されており、出力が前述のAND回路305ノ入力
と、送信ドラ−f’ ハ(DRV)315及び316 
(7)イネーブル人力に接続されている。
受信装置番号選択器(SEL)314は、2人力を有し
、第1の人力が割り込み先の中央処理装置20の装置番
号を表わす装置番号信号CPUMNRを発生するための
割込先CP[J装置番号情報発生部312に接続され、
第2人力が一般通信の受信装置番号信号RNOを転送す
る受信装置番号線313を介してチャネル制御部301
に接続され、第3の入力である選択切換入力が前述のA
ND回路305の出力に接続される。受信装置番号選択
器314の出力は送信ドライバ316の入力に接続され
ている。
送信ドライバ(DRV):115は2人力を有し、前述
のAND回路305の出力と、AND回路311の出力
とに接続され、出力が通信種別線401に接続されてい
る。送信ドライバ(DRV)316は2人力を有し、前
述の受信装置番号選択器314の出力と、AND回路3
11の出力とに接続され、受信装置番号信号RMNOを
転送する受信装置番号線402に接続されている。送信
ドライバ317は、入力が前述の割込許可受信フリップ
・フロップ303の出力に接続され、出力が前述の割込
要求信号を転送する割込要求信号線50に接続されてい
る。
以下、以上のような構成の動作を第3図、第4図、及び
第5図に示す入出力制御装置30a、30b、30cか
ら中央処理装置20に対する割込動作のシーケンス図を
参照”して説明する。なお、ここでは、入出力制御装置
30a、及び30bがそれぞれ信号割込要求セット信号
IR5を発生したものとし、かつ第4図が入出力制御装
置30aを示すものとして説明する。
チャネル制御部301が割込要求を発生すると、割込要
求セット信号IR5がチャネル制御部301から割込要
求セット線302を介して割込許可受信フリップ・フロ
ップ303に入力され、これがセットされる。割込許可
受信フリップ・フロップ303はセットにより、送信ド
ライバ317及び割込要求信号線50を介して、中央処
理装置20に割込要求信号INTを送出する。
割込要求線50は、前述のようにワイヤード・オア形式
で各入出力制御装置30a、及び30bに接続されてい
るので、他の入出力制御装置30b及び30cから同様
に生起した割込要求信号INTを転送する。
このような割込要求信号INTは、第3図に示す中央処
理装置20の割込要求受信フリップ・フロップ203に
入力され、これをセットさせる。割込要求受信フリップ
・フロップ203の出力は、割込要求受信信号IRRと
して割込要求受信線202を介してCPU制御部201
に入力され、割込要求が通知される。これに対して、C
PU制御部201は割込処理が可能な状態であれば、又
はこの状態になると、割込許可セット線204を介して
割込許可信号IASを送出して割込許可受信フリップ・
フロップ206をセットさせる。割込許可受信フリップ
・フロップ206の出力である割込許可信号IAOは、
割込許可線60を介して共通バス40に送出され、全て
の入出力制御装置30a、30b、30cに通知される
従って、各入出力制御装置30a、30b及び30cは
、割込許可線60から割込許可信号IAOを受信し、前
述のようにそれぞれ割込要求信号INTを送出している
ので、AND回路304が開き、OR回路31Oから共
通バス使用要求線101を介して共通バス制御装置10
に共通バス使用要求信号BREQがそれぞれ送出される
第1図に示す共通バス制御装置10は、競合の調停処理
により最初に受信する入出力制御装置3aの共通バス使
用要求信号BREQに応答して、入出力制御装置30a
の共通バス使用許可線102にのみバス使用許可信号B
GNTを送出する。共通バス制御装置10における競合
の調停処理はこの発明の要旨ではないので、その詳細な
説明についは省略する。
これにより、入出力制御装置30aは、共通バス使用許
可線102からバス使用許可信号BGNTを受信するの
で、AND回路311及び305が開となり、割込許可
受信フリップ・フロップ306をセットさせて送信ドラ
イバ315及び316を駆動状態にする。
従って、送信ドライバ315は通信種別信号CTLを”
l”の状態にして通信種別線401に送出し、一方受信
装置番号選択器314は割込先cpu装置番号情報(C
:PUMNR)312からの装置番号信号GPUMNR
を選択し、送信トライバ(DRV) 316は受信装置
番号、1iI402に受信装置番号信号RMNOを送出
する。
第3図に示す中央処理装置20において、受信装置番号
比較器208は、受信装置番号線402からの受信装置
番号信号RMNOと、自装置番号発生部207からの自
装置の番号情報信号MtJRとが一致するのを検出し、
出力を”■”にする。この時点では、通信種別線401
の通信種別信号CTLが”l”であり、かつ割込許可信
号IAOも割込許可線60に送出中であるので、AND
回路209が開となり、割込許可受信フリップ・フロッ
プ206をリセットさせると共に、OR回路211及び
応答線403を介して”1” (正常)の応答信号RE
FLYを送出する。割込許可受信フリップ・フロップ2
06のリセットにより、割込許可信号IAOの送出が終
了となる。
割込許可受信フリップ・フロップ206がリセットされ
ると、割込許可信号IAOが送出されず、かつAND回
路209も開とならないので、その後に通信種別信号C
TLを受信しても応答線403には”O”(異常)の応
答信号REPLYが送出される。
第4図に示す構成の入出力制御装置30aは、応答線4
03を介してl”の応答信号REPLYを受信すると、
AND回路307が開となり、割込許可リセット信号I
ARがチャネル制御部301及び割込許可受信フリップ
・フロップ303に人力される。こわにより、割込許可
受信フリップ・70ツブ303がリセットされるので、
割込要求信号INTの送出が終了する。
チャネル制御部301は、割込許可リセット信号IへR
の受信により、割込権を獲得したとして、割込処理の情
報の転送(図示なし)を開始する。
一方、入出力制御装置30b及び30cにおいては、応
答線403から受信する応答信号REPLYが”0”で
あるので、割込要求受信フリップ・フロップ203がリ
セットされず、割込要求信号TNTの送出を継続する。
このように、入出力制御装置30a、30b及び30c
から割込獲得を示す”■”の通信種別信号GTLを同時
に受信したときは、最初に割込要求信号INTを送出し
た入出力制御装置30aに対してのみ正常受信を示す”
1”の応答信号REPLYを送出することにより、入出
力制御装置30aのみが選択される。
なお、前述の動作において、チャネル制御部301から
一般通信要求線309を介して割込によらない一般通信
の一般通信要求信号REQが出力されたときは、AND
回路305が開とならいないので、一般通信が優先され
、割込要求による動作は一般通信が終了するまで保留さ
れる。
(発明の効果) この発明は、以上詳細に説明したように構成されている
ので、複数の入出力装置から同時に割込要求信号が送出
されても、最初に割込要求信号を送出した入出力装置に
のみ割込許可信号が送出され、かつこのような優先順位
制御が中央処理装置に対する接続順位及びクロック信号
の伝搬遅延により規制されることなく実行することがで
き、またデータ処理システムの規模の変更等のために入
出力装置を活線状態で挿脱することが可能となるので、
優先順位制御された柔軟性のあるデータ処理システムを
構築することができる。
【図面の簡単な説明】
第1図はこの発明の優先順位ルノ御方式の一実施例を示
すブロック図、第2図は従来の優先順位制御方式による
データ処理装置のブロック図、第3図は中央処理装置の
構造を示すブロック図、第4図は入出力制御装置の構造
を示すブロック図、第5図はこの発明の動作シーケンス
図である。 20・・・中央処理装置、 30a、30b、:]]Oc−入出力制御装置40−・
・共通バス、   50−・・割込要求線、60−・・
割込許可線、 203−・・割込要求受信フリップ・フロップ、206
−・・割込許可受信フリップ・70ツブ、201−<P
U制御部、 209.210.304.305.307.311−A
ND回路、211−OR回路、 301−・・チャネル制御部、 303・・・割込要求送信フリップ・フロップ、306
・・・割込許可受信フリップ・フロップ、315.31
6.317−・・送信ドライバ。

Claims (1)

  1. 【特許請求の範囲】 中央処理装置に共通バスを介し共通に接続されている複
    数の入出力制御装置から前記中央処理装置へ複数の割込
    要求が同時に生起したときに、前記入出力装置のうちの
    一つに前記割込処理を許可するように制御する優先順位
    制御方式において、 前記入出力装置から前記中央処理装置へ前記割込要求を
    示す割込要求信号を転送するための第1の信号線と、前
    記中央処理装置から前記入出力装置へ前記割込要求の許
    可を示す割込許可信号を転送するための第2の信号線と
    により前記中央処理装置と前記各入出力装置との間を共
    通に接続し、前記中央処理装置は、 前記第1の信号線から前記割込要求信号を検出した場合
    に前記割込処理が可能な状態にあるときは、前記第2の
    信号線に前記割込許可信号を送出する手段と、 前記割込許可信号を送出している間に、前記共通バスか
    ら前記中央処理装置に対する割込権の獲得を示す信号を
    最初に受信したときにのみ肯定応答を送出する手段とを
    備えると共に、 前記入出力制御装置はそれぞれ前記割込要求信号を前記
    第1の信号線を介して前記中央処理装置に送出する手段
    と、 前記割込要求信号を送出している間に、前記第2の信号
    線から前記割込許可信号を受信したときは、前記中央処
    理装置に対する前記割込権を獲得するための信号を前記
    共通バスに送出する手段と、 前記割込権を獲得するための信号の送出に対して、前記
    共通バスから肯定応答を受信したときにのみ、前記割込
    要求信号の送出を停止して割込処理を開始させる手段と を備えていることを特徴とする優先順位制御方式。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61199154A (ja) * 1985-02-28 1986-09-03 Mitsubishi Electric Corp 割込み制御方式

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61199154A (ja) * 1985-02-28 1986-09-03 Mitsubishi Electric Corp 割込み制御方式

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JP2615815B2 (ja) 1997-06-04

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