JPH0268632A - 割込み制御装置 - Google Patents

割込み制御装置

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JPH0268632A
JPH0268632A JP63220540A JP22054088A JPH0268632A JP H0268632 A JPH0268632 A JP H0268632A JP 63220540 A JP63220540 A JP 63220540A JP 22054088 A JP22054088 A JP 22054088A JP H0268632 A JPH0268632 A JP H0268632A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はマイクロプロセッサへの６割込み要求に対して
、最も優先順の高いものから柔軟に実行処理しうる割込
み制御装置に関するものである。
（従来の技術） 割込み機能を有するマイクロプロセッサにおいては、そ
の外部または内部からの複数の割込み要求に対して予め
定めた優先度にしたがって実行処理が行なわれるのか普
通である。
例えば、第７図は従来の割込み制御方式を示す。
この方式においては、割込み制御装置７１からの割込み
レベル信号■をマイクロプロセッサ７２へ出力して処理
を要求する。その際、前記割込みレベル信号の優先度が
マイクロプロセッサ７２の内部レジスタ（図示せず）に
設定されているマイクロプロセッサが受付けられる優先
度よりも低い場合は、前記割込みレベル信号に関連する
データの処理は受付けられず待たされていた。
（発明が解決しようとする課題） 上記のように従来のマイクロプロセッサの割込み制御方
式においては、割込み要求に応じた割込みレベル信号が
一度マイクロプロセッサに出力されると、この割込みレ
ベルの割込み要求がマイクロプロセッサで受付けられる
まで、それよりも優先度の高い他の割込み要求が発生し
ても、その割込みレベルをマイクロプロセッサに向けて
出力することはできなかった。
したがって、マイクロプロセッサが受付けられない低い
優先度の割込みレベルがマイクロプロセッサに出力され
、割込み要求が待たされている間に発生したマイクロプ
ロセッサが受付けることができる割込み要求は、その間
待たされることになっていた。
本発明は、上述した問題点を解決するためのものでその
目的は、優先度の高いものから順に柔軟にリアルタイム
で割込み要求を実行処理することができる割込み制御装
置を提供することである。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、所定の優先順よりも低い優
先度を有する割込み要求がマイクロプロセッサに対して
発せられた場合に、従来方式ではその要求はマイクロプ
ロセッサでは受付けられなかったが、本発明は上記の問
題点を解決するために、マイクロプロセッサが割込み保
留信号を出力する様になっており、割込み制御装置は、
上記割込み保留信号が与えられるとマイクロプロセッサ
へ向けて出力した割込みレベル信号を一時無効な値にし
、その時点で最も優先順の高い割込みレベル信号を発生
するような手段を有しているものである。
（作用） したがって、通常はマイクロプロセッサで受付けられな
いような期間に発生した優先度の高い割込み要求も前記
期間中その処理を待たされることなく柔軟にリアルタイ
ムで実行処理される。
（実施例） 第１図は本発明による割込み制御装置の基本原理図であ
る。
同図において、割込み制御装置１１から発せられた割込
みレベル信号■がマイクロプロセッサ１２では受付けら
れないレベルのものであったときにマイクロプロセッサ
１２は割込み制御装置１１へ割込み保留信号Ｓを与えて
一時的に該要求レベルを保留するようにしている。
第２図は第１図の割込み制御装置１１の詳細な構成を示
す。
本発明による割込み制御装置１１は、割込み要求信号■
１〜Ｉｎ＋＋ごとに予め設定された割込みレベルを保持
する割込みレベルレジスタ２０〜２ｎ、優先順決定回路
３０、割込みレベル出力更新回路４０、ゲート回路５０
、割込みレベル出力レジスタ６０で構成されている。
割込みレベルレジスタ２０〜２ｎは、割込み要求信号１
１〜Ｉ　ｎｉｌにより、割込み要求が発せられると、保
持している割込みレベルの値を優先順決定回路３０に出
力する。
優先順決定回路３０は割込みレベルレジスタ２０〜２ｎ
から与えられる割込みレベルのうち、最も優先度の高い
レベルを決定しその割込みレベルを保持すると共に、割
込み要求が発せられていない場合には、割込みレベルと
して無効な値を保持する。
割込みレベル出力更新回路４０はマイクロプロセッサか
らの割込み保留信号Ｓがなく、割込み出力レジスタ６０
に有効な割込みレベルが設定されていない場合に、優先
順決定回路３０の内容をゲート５０を介して割込みレベ
ル出力レジスタ６０に入れる制御信号を上記ゲート５０
に出力する。
該別込み出力レジスタ６０はマイクロプロセッサ１２（
第１図）から割込み保留信号Ｓが発せられたときに、そ
れまで保持していた内容が無効になるように処理される
。
次に、第２図の割込み制御装置の動作を第３図のタイミ
ング図を参照して説明する。
割込み要求信号■１が、割込みレベルレジスタ２ｏへ供
給されると、前記レベルレジスタ２ｏの内容は優先順決
定回路３０へ入力される。他の割込み要求がない場合に
は、割込みレベルレジスタ２ｏの割込みレベルが最も優
先度が高いものとして回路３０で決定され、マイクロプ
ロセッサ１２へ割込みレベル出力レジスタ６０を介して
、割込み要求信号として送られる。
一方、割込みレベル出力レジスタ６０が割込みレベルレ
ジスタ２ｏの割込みレベルを保持している間に、その優
先度よりも高い優先度を有する割込み要求信号、例えば
Ｉ２が入力されると、優先順決定回路３０は割込みレベ
ルレジスタ２１の内容を割込みレベル信号と決定する。
しかしながら、割込みレベル出力更新回路４０は、出力
レジスタ６０には割込みレベル信号として有効な値が保
持されているのでその更新は行なわず、前記出力レジス
タ６０は割込みレベルレジスタ２ｏの内容を保持し、そ
の内容をマイクロプロセッサ１２へ与える。
ここで、割込み要求信号１１の割込みレベルの優先度が
マイクロプロセッサ１２で受付けられないレベルである
場合は、マイクロプロセッサ１２は送られてきた出力レ
ジスタ６０の内容を処理せず無効にすると共に、割込み
保持信号Ｓを割込み制御装置１１へ送る。制御装置１１
内では前記保持信号Ｓを割込みレベル出力更新回路４０
に与えて優先順決定回路３０内にあるＩ２の割込みレベ
ル信号をゲート５０を介して割込みレベル出力レジスタ
６０へ転送する制御信号をゲート５０へ与える。
したがって、その時点で最も高い優先度を有する要求信
号Ｉ２の割込みレベル信号が前記出力レジスタ６０から
マイクロプロセッサ１２へ向けて送られるのでマイクロ
プロセッサがその要求を実行処理することが可能となる
。
以上述べたように上記の実施例において割込みレベル出
力レジスタ６０から送られた割込みレベル信号がマイク
ロプロセッサ内の受付けることができる優先度より低い
として受付けられない間に、後からの割込み要求の方が
優先順が高いと割込み制御装置１１内の優先順決定回路
３０が決定したときには、マイクロプロセッサに与えら
れた割込みレベル信号を無効にして後から送られてくる
割込み要求の割込みレベル信号をマイクロプロセッサに
出力することができる。
第４図は本発明による拡張した割込み制御装置の実施例
を示す。この実施例においては、割込み制御装置は主割
込み制御装置１００と従属割込み制御装置１０１，１０
２，１０３．　　　　・ＩＯＮからなっており、装置１
００がマイクロプロセッサ１２へ割込みレベル信号を出
力するが、各従属割込み制御装置１０１．１０２・　・
はバスＢを介して主割込み制御装置へ、バス割込み要求
信号をそれぞれ出力できるように構成されている。
したがって、いずれの従属割込み制御装置１０１．１０
２・　・から出力された割込み要求も、−旦主割込み制
御装置１００へ出力され、そこからマイクロプロセッサ
１２へと出力される。
第５図は第４図の主割込み制御装置１００の詳細な構成
を示す。該制御装置１００は割込みレベルレジスタ２０
’、２言′、２２ ２ｎ’　と、優先順決定回路３０′、割込みレベル出力
更新回路４０′、ゲート５０′、および割込みレベル出
力レジスタ６０′とで構成されている。
第５図の装置と第２図に示す装置の構成は、各従属割込
み制御装置１０１．１０２・　・からのバス割込み要求
信号を伝送するバスＢが優先順決定回路３０′へ接続さ
れている点を除いて同じになっている。
したがって、このように優先順決定回路３０′の機能を
拡張することによって、主割込み制御装置１００は割込
みレベルレジスタ２ｏ’、２゜・２ｎ’　に入れられる
各割込み要求信号■１〜Ｉ　ｎ−１および従属割込み制
御装置２０１，２０２・　・からのバス割込み要求信号
とを含めて最も優先順の高い割込みレベルを決定して、
マイクロプロセッサ１２へ出力することができる。
第６図は第４図に示した各従属割込み制御装置の構成を
示す。
すなわち該制御装置は、各割込み要求信号■１〜Ｉｎ−
１’が入れられる割込みレベルレジスタ２０　．２＋　
　、　　　　・２ｎ’と割込みレベルデコーダ８０で構
成されており、前記各レジスタ２ｏ　　、２．　　、　
　　　・２ｎ’の出力は前記デコーダ８０に接続され、
前記デコーダ８０の出力は割込み要求信号を伝送するバ
スＢに接続されている。
したがって、割込み要求信号ＩＩ、１２・に対応する各
割込みレベルレジスタ２０２１　　　　・の内容がレベ
ルデコーダ８０へ人出され、該デコーダ８０は割込み要
求信号に対応した割込みレベルをバスＢを介して主割込
み制御装置１００へ向けて出力する。
（発明の効果） 以上、本発明による割込み制御装置の実施例を述べてき
た様に、与えられた割込みレベル信号がマイクロプロセ
ッサで受付けることができない優先度のときにマイクロ
プロセッサが出力する割込み保留信号を用いて、その時
点で最も優先度の高い割込みレベルを再出力できるよう
にしたので、その期間に発生した優先度の高い割込み要
求の処理が待たされることがなく処理できる。
【図面の簡単な説明】
第１図は本発明に従う割込み制御装置の原理図、第２図
は本発明に従う割込み制御装置の第１の実施例、 第３図は第２図の装置の動作を説明するタイミング図、 第４図は本発明による割込み制御装置の第２の実施例、 第５図は第４図の主割込み制御装置の構成図、第６図は
第４図の各従属割込み制御装置の構成図、 第７図は従来技術による割込み制御方式の構成図、であ
る。 ２０．２＋＋　・・・２０・・・割込みレベルレジスタ
３０・・・優先順決定回路 ４０・・・割込みレベル出力更新回路 ５０・・・ゲート ６０・・・割込みレベル出力レジスタ 代理ノ（ブ１−理士三　好　１呆　男 第５図

Claims (3)

    【特許請求の範囲】
  1. （１）異なる割込み要求信号が発せられた際に、予め定
    めた対応する信号の割込みレベルを出力する割込みレベ
    ルレジスタ群と、 前記レジスタ群からの出力信号を受け、それらの出力信
    号のうち最も優先度の高い出力信号の割込みレベルを決
    定する優先順決定手段と、 マイクロプロセッサからの割込み保留信号にしたがって
    優先順決定手段からの最優先割込みレベルを保持する手
    段とを具備し、現在処理中の割込み要求を中断して優先
    度の高い割込み要求を、優先順に柔軟に処理するように
    したことを特徴とする割込み制御装置。
  2. （２）前記最優先割込レベル保持手段が、前記優先順決
    定手段からの前記割込みレベルをゲートを介して入力し
    それを保持する割込みレベル出力レジスタと、マイクロ
    プロセッサからの割込み保留信号にしたがって上記最優
    先割込みレベルを前記出力レジスタに出力するための制
    御信号を上記ゲートに供給する割込レベル出力更新回路
    とから成ることを特徴とする請求項１に記載の割込み制
    御装置。
  3. （３）前記優先順決定手段の入力には、各従属割込み制
    御装置からのバス割込み要求信号が伝送されるバスが接
    続され、前記優先順決定手段が、前記各割込み要求信号
    および前記バス割込み要求信号のうち、最も優先度の高
    いレベルを決定するようにしたことを特徴とする請求項
    １に記載の割込み制御装置。
JP63220540A 1988-09-05 1988-09-05 割込み制御装置 Granted JPH0268632A (ja)

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EP89116365A EP0358163B1 (en) 1988-09-05 1989-09-05 Interrupt controller
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