JPH05143364A - 割込制御装置 - Google Patents
割込制御装置Info
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- JPH05143364A JPH05143364A JP3307935A JP30793591A JPH05143364A JP H05143364 A JPH05143364 A JP H05143364A JP 3307935 A JP3307935 A JP 3307935A JP 30793591 A JP30793591 A JP 30793591A JP H05143364 A JPH05143364 A JP H05143364A
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- pattern
- interrupt
- signal
- selection signal
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Abstract
(57)【要約】
【目的】本発明は、ランダムに発生する複数の割込を略
均等な確率で受け付ける割込制御装置に関し、周辺回路
からの割込要求を略均等な確率で受け付けることがで
き、また、優先順位を制御するためのプログラムを開発
する必要のない割込制御装置を提供することを目的とす
る。 【構成】所定時間間隔で変化するパターンであって、所
定のパターンに到達すると最初のパターンに戻って循環
するパターンの選択信号Ａを生成する選択信号生成手段
１０と、該選択信号生成手段１０で生成される選択信号
Ａの各パターンに対応する割込要求信号ＲＱ０〜ＲＱｎ
の入力部Ｉ０〜Ｉｎを有し、前記選択信号Ａの各パター
ンに応じて前記入力部Ｉ０〜Ｉｎに入力された割込要求
信号ＲＱ０〜ＲＱｎの中の１つを選択して出力する選択
手段１１とにより構成される。
均等な確率で受け付ける割込制御装置に関し、周辺回路
からの割込要求を略均等な確率で受け付けることがで
き、また、優先順位を制御するためのプログラムを開発
する必要のない割込制御装置を提供することを目的とす
る。 【構成】所定時間間隔で変化するパターンであって、所
定のパターンに到達すると最初のパターンに戻って循環
するパターンの選択信号Ａを生成する選択信号生成手段
１０と、該選択信号生成手段１０で生成される選択信号
Ａの各パターンに対応する割込要求信号ＲＱ０〜ＲＱｎ
の入力部Ｉ０〜Ｉｎを有し、前記選択信号Ａの各パター
ンに応じて前記入力部Ｉ０〜Ｉｎに入力された割込要求
信号ＲＱ０〜ＲＱｎの中の１つを選択して出力する選択
手段１１とにより構成される。
Description
【０００１】
【産業上の利用分野】本発明は、ランダムに発生する複
数の割込を略均等な確率で受け付ける割込制御装置に関
する。
数の割込を略均等な確率で受け付ける割込制御装置に関
する。
【０００２】近年、マイクロプロセッサとその周辺回路
とを用いて種々の制御装置を構成する場合が多い。かか
る制御装置では、マイクロプロセッサと周辺回路との間
の情報の送受を円滑且つ効率よく行なうために割込機能
を用いることが多い。
とを用いて種々の制御装置を構成する場合が多い。かか
る制御装置では、マイクロプロセッサと周辺回路との間
の情報の送受を円滑且つ効率よく行なうために割込機能
を用いることが多い。
【０００３】しかしながら、複数の周辺回路から割込要
求がランダムに発生した場合、受け付けられる割込要求
が所定の周辺回路に偏ってしまい、システムとして正常
に動作しない場合が発生する。したがって、マイクロプ
ロセッサに複数の周辺回路を接続してシステムを構築す
る場合、各周辺回路からの割込要求を均等な確率で受け
付るものが望まれている。
求がランダムに発生した場合、受け付けられる割込要求
が所定の周辺回路に偏ってしまい、システムとして正常
に動作しない場合が発生する。したがって、マイクロプ
ロセッサに複数の周辺回路を接続してシステムを構築す
る場合、各周辺回路からの割込要求を均等な確率で受け
付るものが望まれている。
【０００４】
【従来の技術】従来、図５に示すように、複数の周辺回
路からの割込要求信号ＲＱ０〜ＲＱ３を受け付け、プロ
セッサ（ＣＰＵ）５１に制御を渡すために、例えばＬＳ
Ｉで構成された汎用の割込コントローラ５０が使用され
ている。
路からの割込要求信号ＲＱ０〜ＲＱ３を受け付け、プロ
セッサ（ＣＰＵ）５１に制御を渡すために、例えばＬＳ
Ｉで構成された汎用の割込コントローラ５０が使用され
ている。
【０００５】この割込コントローラ５０は、内部にプロ
グラムを記憶するメモリを有し、該プログラムにより割
込の優先順位を設定できるようになっている。そして、
上記プログラムの制御の下に、複数の割込要求が同時に
発生した場合は、プログラミングされた優先順位に従っ
て割込要求を受け付けるというものである。
グラムを記憶するメモリを有し、該プログラムにより割
込の優先順位を設定できるようになっている。そして、
上記プログラムの制御の下に、複数の割込要求が同時に
発生した場合は、プログラミングされた優先順位に従っ
て割込要求を受け付けるというものである。
【０００６】しかしながら、かかる従来の方法によれ
ば、必ず優先順位を設定しなければならないため、同程
度発生させたい割込が複数種類存在する場合、優先順位
を低くプログラミングされた周辺回路からの割込要求は
受け付けられる確率が低くなるという欠点があった。
ば、必ず優先順位を設定しなければならないため、同程
度発生させたい割込が複数種類存在する場合、優先順位
を低くプログラミングされた周辺回路からの割込要求は
受け付けられる確率が低くなるという欠点があった。
【０００７】また、プログラムにより優先順位を制御す
るという構成になっているため、優先順位を制御するた
めのプログラムの開発が必要であり、手間がかかるとい
う問題もあった。
るという構成になっているため、優先順位を制御するた
めのプログラムの開発が必要であり、手間がかかるとい
う問題もあった。
【０００８】
【発明が解決しようとする課題】本発明は、上記事情に
鑑みてなされたもので、周辺回路からの割込要求を略均
等な確率で受け付けることができ、また、優先順位を制
御するためのプログラムを開発する必要のない割込制御
装置を提供することを目的とする。
鑑みてなされたもので、周辺回路からの割込要求を略均
等な確率で受け付けることができ、また、優先順位を制
御するためのプログラムを開発する必要のない割込制御
装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の割込制御装置
は、図１に原理的に示すように、所定時間間隔で変化す
るパターンであって、所定のパターンに到達すると最初
のパターンに戻って循環するパターンの選択信号Ａを生
成する選択信号生成手段１０と、該選択信号生成手段１
０で生成される選択信号Ａの各パターンに対応する割込
要求信号ＲＱ０〜ＲＱｎの入力部Ｉ０〜Ｉｎを有し、前
記選択信号Ａの各パターンに応じて前記入力部Ｉ０〜Ｉ
ｎに入力された割込要求信号ＲＱ０〜ＲＱｎの中の１つ
を選択して出力する選択手段１１とを具備したことを特
徴とする。
は、図１に原理的に示すように、所定時間間隔で変化す
るパターンであって、所定のパターンに到達すると最初
のパターンに戻って循環するパターンの選択信号Ａを生
成する選択信号生成手段１０と、該選択信号生成手段１
０で生成される選択信号Ａの各パターンに対応する割込
要求信号ＲＱ０〜ＲＱｎの入力部Ｉ０〜Ｉｎを有し、前
記選択信号Ａの各パターンに応じて前記入力部Ｉ０〜Ｉ
ｎに入力された割込要求信号ＲＱ０〜ＲＱｎの中の１つ
を選択して出力する選択手段１１とを具備したことを特
徴とする。
【００１０】
【作用】本発明は、所定時間間隔で変化しながら循環す
るパターンの選択信号Ａを生成し、該選択信号Ａの各パ
ターンに対応して複数の割込要求信号ＲＱ０〜ＲＱｎの
中の１つを選択するようにしたものである。
るパターンの選択信号Ａを生成し、該選択信号Ａの各パ
ターンに対応して複数の割込要求信号ＲＱ０〜ＲＱｎの
中の１つを選択するようにしたものである。
【００１１】これにより、或る割込要求信号が選択され
るタイミングは、循環するパターンの中の特定のパター
ンの時のみであり、各割込要求信号ＲＱ０〜ＲＱｎは選
択される機会を均等に得ることになる。換言すれば、例
えば周辺回路からの割込要求を略均等な確率で受け付け
ることができる。
るタイミングは、循環するパターンの中の特定のパター
ンの時のみであり、各割込要求信号ＲＱ０〜ＲＱｎは選
択される機会を均等に得ることになる。換言すれば、例
えば周辺回路からの割込要求を略均等な確率で受け付け
ることができる。
【００１２】また、従来のように優先順位を制御するた
めのプログラムを開発する必要がないので、開発が少な
い手間で済むという利点も有する。
めのプログラムを開発する必要がないので、開発が少な
い手間で済むという利点も有する。
【００１３】
【実施例】図２は、本発明の割込制御装置の一実施例の
構成を示すものである。なお、以下においては、説明を
簡単にするために、割込要求を発生する周辺回路は４個
存在するものとして説明する。また、図１と同一又は相
当部には同一符号を付して説明する。
構成を示すものである。なお、以下においては、説明を
簡単にするために、割込要求を発生する周辺回路は４個
存在するものとして説明する。また、図１と同一又は相
当部には同一符号を付して説明する。
【００１４】図において、１０は選択信号生成手段とし
てのパターン生成部である。このパターン生成部１０に
は、図示しないクロック発生回路から、２種類のクロッ
クＣＬＫ０、ＣＬＫ１が供給されるようになっている。
てのパターン生成部である。このパターン生成部１０に
は、図示しないクロック発生回路から、２種類のクロッ
クＣＬＫ０、ＣＬＫ１が供給されるようになっている。
【００１５】クロックＣＬＫ０、ＣＬＫ１は、それぞれ
デューティが略５０％程度のクロック信号であり、クロ
ックＣＬＫ１は、クロックＣＬＫ０の２倍の周期を１サ
イクルとするものである。
デューティが略５０％程度のクロック信号であり、クロ
ックＣＬＫ１は、クロックＣＬＫ０の２倍の周期を１サ
イクルとするものである。
【００１６】パターン生成部１０は、上記２種類のクロ
ックＣＬＫ０、ＣＬＫ１を入力し、位相を揃える処理を
施した後に、選択信号Ａ０、Ａ１として出力するもので
ある。これにより、選択信号Ａ０、Ａ１は、図３に示す
ように、位相ずれのない変化点が揃った信号としてセレ
クタ１１に供給される。
ックＣＬＫ０、ＣＬＫ１を入力し、位相を揃える処理を
施した後に、選択信号Ａ０、Ａ１として出力するもので
ある。これにより、選択信号Ａ０、Ａ１は、図３に示す
ように、位相ずれのない変化点が揃った信号としてセレ
クタ１１に供給される。
【００１７】この２本の選択信号Ａ１、Ａ０により、２
ビットの「００、０１、１０、１１」の４つのパターン
が作成されることになる。
ビットの「００、０１、１０、１１」の４つのパターン
が作成されることになる。
【００１８】１１はセレクタであり、４つのデータ入力
端子Ｉ０〜Ｉ３と、２つの選択信号入力端子Ｓ０，Ｓ１
及び１つの出力端子Ｏを有している。そして、データ入
力端子Ｉ０〜Ｉ３には、図示しない周辺回路から、割込
要求信号ＲＱ０〜ＲＱ３がそれぞれ供給されるようにな
っている。
端子Ｉ０〜Ｉ３と、２つの選択信号入力端子Ｓ０，Ｓ１
及び１つの出力端子Ｏを有している。そして、データ入
力端子Ｉ０〜Ｉ３には、図示しない周辺回路から、割込
要求信号ＲＱ０〜ＲＱ３がそれぞれ供給されるようにな
っている。
【００１９】また、選択信号入力端子Ｓ０，Ｓ１には、
パターン生成部１０が出力する２本の選択信号Ａ１，Ａ
０がそれぞれ供給されるようになっている。
パターン生成部１０が出力する２本の選択信号Ａ１，Ａ
０がそれぞれ供給されるようになっている。
【００２０】このセレクタ１１は、選択信号入力端子Ｓ
０，Ｓ１に入力された選択信号Ａ１，Ａ０のパターンに
応じて、データ入力端子Ｉ０〜Ｉ３に供給される割込要
求信号ＲＱ０〜ＲＱ３の何れかを選択して出力端子Ｏか
ら出力するものである。
０，Ｓ１に入力された選択信号Ａ１，Ａ０のパターンに
応じて、データ入力端子Ｉ０〜Ｉ３に供給される割込要
求信号ＲＱ０〜ＲＱ３の何れかを選択して出力端子Ｏか
ら出力するものである。
【００２１】即ち、選択信号Ａ１，Ａ０のパターンが
「００」の場合はデータ入力端子Ｉ０に供給される割込
要求信号ＲＱ０を選択して出力し、「０１」の場合はデ
ータ入力端子Ｉ１に供給される割込要求信号ＲＱ１を選
択して出力し、「１０」の場合はデータ入力端子Ｉ２に
供給される割込要求信号ＲＱ２を選択して出力し、「１
１」の場合はデータ入力端子Ｉ３に供給される割込要求
信号ＲＱ３を選択して出力する。
「００」の場合はデータ入力端子Ｉ０に供給される割込
要求信号ＲＱ０を選択して出力し、「０１」の場合はデ
ータ入力端子Ｉ１に供給される割込要求信号ＲＱ１を選
択して出力し、「１０」の場合はデータ入力端子Ｉ２に
供給される割込要求信号ＲＱ２を選択して出力し、「１
１」の場合はデータ入力端子Ｉ３に供給される割込要求
信号ＲＱ３を選択して出力する。
【００２２】次に、上記の構成において、図３のタイミ
ングチャートを参照しながら動作を説明する。
ングチャートを参照しながら動作を説明する。
【００２３】今、図示するタイミングＴ０で、２つの割
込要求信号ＲＱ１，ＲＱ２が同時に発生したとする。
込要求信号ＲＱ１，ＲＱ２が同時に発生したとする。
【００２４】このＴ０点は、パターン「１１」であるの
で、データ入力端子Ｉ３に供給される割込要求信号ＲＱ
３を選択して出力するタイミングであるが、割込要求信
号ＲＱ３はアクティブ（Ｈレベル）にされていないの
で、セレクタ１１の出力はノンアクティブ（Ｌレベル）
のままである。この際、割込要求信号ＲＱ１，ＲＱ２は
Ｈレベルを維持する。
で、データ入力端子Ｉ３に供給される割込要求信号ＲＱ
３を選択して出力するタイミングであるが、割込要求信
号ＲＱ３はアクティブ（Ｈレベル）にされていないの
で、セレクタ１１の出力はノンアクティブ（Ｌレベル）
のままである。この際、割込要求信号ＲＱ１，ＲＱ２は
Ｈレベルを維持する。
【００２５】次に、パターン生成部１０は、パターン
「００」の選択信号を出力する。これは、データ入力端
子Ｉ０に供給される割込要求信号ＲＱ０を選択して出力
するタイミングであるが、割込要求信号ＲＱ０もアクテ
ィブ（Ｈレベル）にされていないので、セレクタ１１の
出力はノンアクティブ（Ｌレベル）のままである。この
場合も、割込要求信号ＲＱ１，ＲＱ２はＨレベルを維持
する。
「００」の選択信号を出力する。これは、データ入力端
子Ｉ０に供給される割込要求信号ＲＱ０を選択して出力
するタイミングであるが、割込要求信号ＲＱ０もアクテ
ィブ（Ｈレベル）にされていないので、セレクタ１１の
出力はノンアクティブ（Ｌレベル）のままである。この
場合も、割込要求信号ＲＱ１，ＲＱ２はＨレベルを維持
する。
【００２６】次に、パターン生成部１０は、パターン
「０１」の選択信号を出力する。これは、データ入力端
子Ｉ１に供給される割込要求信号ＲＱ０を選択して出力
するタイミングである。この場合、割込要求信号ＲＱ１
はアクティブ（Ｈレベル）を維持した状態にあるので、
セレクタ１１の出力にはアクティブ（Ｈレベル）の割込
要求信号ＩＲＱが出力される（図３のＴ１点）。即ち、
割込要求信号ＲＱ１が受け付けられたことになる。
「０１」の選択信号を出力する。これは、データ入力端
子Ｉ１に供給される割込要求信号ＲＱ０を選択して出力
するタイミングである。この場合、割込要求信号ＲＱ１
はアクティブ（Ｈレベル）を維持した状態にあるので、
セレクタ１１の出力にはアクティブ（Ｈレベル）の割込
要求信号ＩＲＱが出力される（図３のＴ１点）。即ち、
割込要求信号ＲＱ１が受け付けられたことになる。
【００２７】この際、割込要求信号ＲＱ２はＨレベルを
維持したままである。この割込要求信号ＲＱ２は、次
に、パターン生成部１０がパターン「１０」の選択信号
を出力したときに、上記と同様の方法で受け付けられる
ことになる。
維持したままである。この割込要求信号ＲＱ２は、次
に、パターン生成部１０がパターン「１０」の選択信号
を出力したときに、上記と同様の方法で受け付けられる
ことになる。
【００２８】また、図示するタイミングＴ２で、２つの
割込要求信号ＲＱ１，ＲＱ２が同時に発生したとする。
割込要求信号ＲＱ１，ＲＱ２が同時に発生したとする。
【００２９】このＴ２点は、パターン「１０」であるの
で、データ入力端子Ｉ２に供給される割込要求信号ＲＱ
２を選択して出力するタイミングである。このタイミン
グで、割込要求信号ＲＱ２はアクティブ（Ｈレベル）に
されるので、セレクタ１１の出力にはアクティブ（Ｈレ
ベル）の割込要求信号ＩＲＱが出力される。即ち、割込
要求信号ＲＱ２は発生と同時に受け付けられたことにな
る。
で、データ入力端子Ｉ２に供給される割込要求信号ＲＱ
２を選択して出力するタイミングである。このタイミン
グで、割込要求信号ＲＱ２はアクティブ（Ｈレベル）に
されるので、セレクタ１１の出力にはアクティブ（Ｈレ
ベル）の割込要求信号ＩＲＱが出力される。即ち、割込
要求信号ＲＱ２は発生と同時に受け付けられたことにな
る。
【００３０】この際、割込要求信号ＲＱ１はＨレベルを
維持したままである。この割込要求信号ＲＱ２は、次回
に、パターン生成部１０がパターン「０１」の選択信号
を出力したときに、上記と同様の方法で受け付けられる
ことになる。
維持したままである。この割込要求信号ＲＱ２は、次回
に、パターン生成部１０がパターン「０１」の選択信号
を出力したときに、上記と同様の方法で受け付けられる
ことになる。
【００３１】以上のように、この実施例によれば、或る
割込要求信号が選択されるタイミングは、パターン生成
部１０で循環するように生成されるパターンの中の特定
のパターンの時のみであり、各割込要求信号ＲＱ０〜Ｒ
Ｑ３は選択される機会を均等に得ることになる。換言す
れば、周辺回路からの割込要求を略均等な確率で受け付
けることができるという効果を有する。
割込要求信号が選択されるタイミングは、パターン生成
部１０で循環するように生成されるパターンの中の特定
のパターンの時のみであり、各割込要求信号ＲＱ０〜Ｒ
Ｑ３は選択される機会を均等に得ることになる。換言す
れば、周辺回路からの割込要求を略均等な確率で受け付
けることができるという効果を有する。
【００３２】また、従来のように優先順位を制御するた
めのプログラムを開発する必要がないので、開発が少な
い手間で済むという利点も有する。
めのプログラムを開発する必要がないので、開発が少な
い手間で済むという利点も有する。
【００３３】次に、本発明を通信制御装置に適用した場
合の例について、図４を参照しながら説明する。
合の例について、図４を参照しながら説明する。
【００３４】図において、パターン生成部１０及びセレ
クタ１１は、図２の実施例で説明したものと同一である
ので、説明は省略する。
クタ１１は、図２の実施例で説明したものと同一である
ので、説明は省略する。
【００３５】２０〜２３は通信制御部であり、全て同一
の構成である。通信制御部２０〜２３は、本通信制御装
置と外部の装置との間で、回線を通じて行なうデータの
送受を制御するものである。
の構成である。通信制御部２０〜２３は、本通信制御装
置と外部の装置との間で、回線を通じて行なうデータの
送受を制御するものである。
【００３６】各通信制御部２０〜２３は、ＤＭＡ（ダイ
レクトメモリアクセス）によりデータの送受を行なう機
能を有するものである。具体的には、ＣＰＵ１２の動作
とは無関係に、メモリ１４からシステムバス１５を介し
て回線にデータを送信し、又はその逆の動作でデータを
受信するものである。
レクトメモリアクセス）によりデータの送受を行なう機
能を有するものである。具体的には、ＣＰＵ１２の動作
とは無関係に、メモリ１４からシステムバス１５を介し
て回線にデータを送信し、又はその逆の動作でデータを
受信するものである。
【００３７】各通信制御部２０〜２３は、システムバス
１５との間でデータの送受が可能になっているととも
に、各通信制御部２０〜２３からは、ＤＭＡ転送要求の
割込信号ＨＲＱ０〜ＨＲＱ３がセレクタ１１に出力され
るようになっている。また、デコーダ１３から割込許可
信号ＨＬＡ０〜ＨＬＡ３が入力されるようになってい
る。さらに、各通信制御部２０〜２３には回線が接続さ
れるようになっている。
１５との間でデータの送受が可能になっているととも
に、各通信制御部２０〜２３からは、ＤＭＡ転送要求の
割込信号ＨＲＱ０〜ＨＲＱ３がセレクタ１１に出力され
るようになっている。また、デコーダ１３から割込許可
信号ＨＬＡ０〜ＨＬＡ３が入力されるようになってい
る。さらに、各通信制御部２０〜２３には回線が接続さ
れるようになっている。
【００３８】プロセッサ（ＣＰＵ）１２は、当該通信制
御装置の全体を制御するものである。このＣＰＵ１２
は、システムバス１５を介して他の周辺回路とデータの
送受を行なうようになっている。
御装置の全体を制御するものである。このＣＰＵ１２
は、システムバス１５を介して他の周辺回路とデータの
送受を行なうようになっている。
【００３９】また、ＣＰＵ１２には、セレクタ１１から
ＨＯＬＤ信号が供給されるようになっている。このＨＯ
ＬＤ信号は、ＣＰＵ１２に対する割込信号であり、ＣＰ
Ｕ１２の動作停止を要求する信号である。
ＨＯＬＤ信号が供給されるようになっている。このＨＯ
ＬＤ信号は、ＣＰＵ１２に対する割込信号であり、ＣＰ
Ｕ１２の動作停止を要求する信号である。
【００４０】また、ＣＰＵ１２からはＨＬＤＡ信号がデ
コーダ１３に供給されるようになっている。このＨＬＤ
Ａ信号は、上記ＨＯＬＤ信号に対する応答信号であり、
動作停止要求を受け付けた旨を示す信号である。
コーダ１３に供給されるようになっている。このＨＬＤ
Ａ信号は、上記ＨＯＬＤ信号に対する応答信号であり、
動作停止要求を受け付けた旨を示す信号である。
【００４１】デコーダ１３は、パターン生成部１０から
の選択信号に応じて、入力されたＨＬＤＡ信号を何れの
出力端子に出力するかを制御するものである。このデコ
ーダ１３の４つの出力は、割込許可信号ＨＬＡ０〜ＨＬ
Ａ３として、それぞれ通信制御部２０〜２３に供給され
るようになっている。
の選択信号に応じて、入力されたＨＬＤＡ信号を何れの
出力端子に出力するかを制御するものである。このデコ
ーダ１３の４つの出力は、割込許可信号ＨＬＡ０〜ＨＬ
Ａ３として、それぞれ通信制御部２０〜２３に供給され
るようになっている。
【００４２】メモリ１４は、制御プログラムの他、種々
のデータを記憶するものである。このメモリ１４内のデ
ータが、ＤＭＡ転送の対象となる。
のデータを記憶するものである。このメモリ１４内のデ
ータが、ＤＭＡ転送の対象となる。
【００４３】システムバス１５は、ＣＰＵ１２、メモリ
１４、通信制御部２０〜２３を相互に接続するバスであ
り、これら各要素の間で各種信号を送受するものであ
る。
１４、通信制御部２０〜２３を相互に接続するバスであ
り、これら各要素の間で各種信号を送受するものであ
る。
【００４４】次に、上記の構成において動作を説明す
る。通信制御部２０〜２３は、ランダムにＤＭＡ転送要
求の割込信号ＨＲＱ０〜ＨＲＱ３を発生する。
る。通信制御部２０〜２３は、ランダムにＤＭＡ転送要
求の割込信号ＨＲＱ０〜ＨＲＱ３を発生する。
【００４５】今、通信制御部２０がＤＭＡ転送要求の割
込信号ＨＲＱ０を発生したとすると、該ＤＭＡ転送要求
の割込信号ＨＲＱ０は、パターン生成部１０からの選択
信号のパターンが「００」であるときに、セレクタ１１
で選択されて、ＨＯＬＤ信号としてＣＰＵ１２に供給さ
れる。
込信号ＨＲＱ０を発生したとすると、該ＤＭＡ転送要求
の割込信号ＨＲＱ０は、パターン生成部１０からの選択
信号のパターンが「００」であるときに、セレクタ１１
で選択されて、ＨＯＬＤ信号としてＣＰＵ１２に供給さ
れる。
【００４６】ＣＰＵ１２は、このＨＯＬＤ信号を受け
て、システムバス１５を解放するとともに、ＨＬＤＡ信
号をデコーダ１３に送出する。デコーダ１３は、パター
ン生成部１０からの選択信号のパターンが「００」であ
るので、割込許可信号ＨＬＡ０を通信制御部２０に送信
する。これにより通信制御部２０は、メモリ１４と回線
との間でＤＭＡ転送を開始することになる。
て、システムバス１５を解放するとともに、ＨＬＤＡ信
号をデコーダ１３に送出する。デコーダ１３は、パター
ン生成部１０からの選択信号のパターンが「００」であ
るので、割込許可信号ＨＬＡ０を通信制御部２０に送信
する。これにより通信制御部２０は、メモリ１４と回線
との間でＤＭＡ転送を開始することになる。
【００４７】他の通信制御部からＤＭＡ転送要求の割込
信号が発生した場合も同様であり、当該通信制御部に割
り当てられた選択信号のパターンが生成された時に、セ
レクタ１１で割込要求が受け付けられることになる。
信号が発生した場合も同様であり、当該通信制御部に割
り当てられた選択信号のパターンが生成された時に、セ
レクタ１１で割込要求が受け付けられることになる。
【００４８】また、同時に２つ以上のＤＭＡ転送要求の
割込信号が発生した場合は、既に図２及び図３を用いて
説明したように、最も早く制御信号のパターンに一致し
た通信制御部からの割込要求が受け付けられ、システム
バス１５を専有してＤＭＡ転送を行なうことになる。
割込信号が発生した場合は、既に図２及び図３を用いて
説明したように、最も早く制御信号のパターンに一致し
た通信制御部からの割込要求が受け付けられ、システム
バス１５を専有してＤＭＡ転送を行なうことになる。
【００４９】以上のように、各通信制御部からの割込要
求は、「００→０１→１０→１１→００→…」と循環し
て生成される選択信号のパターンに一致したときにのみ
受け付けられるようにしたので、各通信制御部からの割
込要求を均等に受け付けることができ、したがって、各
通信制御部に均等にＤＭＡ転送を許可することができる
ものとなっている。
求は、「００→０１→１０→１１→００→…」と循環し
て生成される選択信号のパターンに一致したときにのみ
受け付けられるようにしたので、各通信制御部からの割
込要求を均等に受け付けることができ、したがって、各
通信制御部に均等にＤＭＡ転送を許可することができる
ものとなっている。
【００５０】なお、上記実施例では、４つの周辺回路か
らランダムに割込要求信号が発生する場合について説明
したが、割込要求信号を発生する周辺回路は４つに限定
されるものでない。システムの必要に応じて任意の数の
周辺回路から割込要求信号を発生し、これを循環して生
成されるパターンに応じて受け付けるように構成しても
て良く、この場合も上記実施例と同様の作用効果を奏す
る。
らランダムに割込要求信号が発生する場合について説明
したが、割込要求信号を発生する周辺回路は４つに限定
されるものでない。システムの必要に応じて任意の数の
周辺回路から割込要求信号を発生し、これを循環して生
成されるパターンに応じて受け付けるように構成しても
て良く、この場合も上記実施例と同様の作用効果を奏す
る。
【００５１】
【発明の効果】以上詳述したように、本発明によれば、
周辺回路からの割込要求を略均等な確率で受け付けるこ
とができ、また、優先順位を制御するためのプログラム
を開発する必要のない割込制御装置を提供することがで
きる。
周辺回路からの割込要求を略均等な確率で受け付けるこ
とができ、また、優先順位を制御するためのプログラム
を開発する必要のない割込制御装置を提供することがで
きる。
【図１】本発明の割込制御装置の原理図である。
【図２】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図３】図２に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図４】本発明を通信制御装置に適用した例を示す図で
ある。
ある。
【図５】従来の割込制御回路を説明するための図であ
る。
る。
１０ パターン生成部（選択信号生成手段） １１ セレクタ（選択手段）
Claims (2)
- 【請求項１】 所定時間間隔で変化するパターンであっ
て、所定のパターンに到達すると最初のパターンに戻っ
て循環するパターンの選択信号(A) を生成する選択信号
生成手段(10)と、 該選択信号生成手段(10)で生成される選択信号(A) の各
パターンに対応する割込要求信号(RQ0〜RQn)の入力部
(I0〜In) を有し、前記選択信号(A) の各パターンに応
じて前記入力部 (I0〜In) に入力された割込要求信号(R
Q0〜RQn)の中の１つを選択して出力する選択手段(11)と
を具備したことを特徴とする割込制御装置。 - 【請求項２】 前記選択信号生成手段(10)は、所定周期
のパルス信号と、該パルス信号を分周した信号に対応す
るパルス信号とにより前記信号パターンを生成すること
を特徴とする請求項１記載の割込制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3307935A JPH05143364A (ja) | 1991-11-22 | 1991-11-22 | 割込制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3307935A JPH05143364A (ja) | 1991-11-22 | 1991-11-22 | 割込制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05143364A true JPH05143364A (ja) | 1993-06-11 |
Family
ID=17974947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3307935A Pending JPH05143364A (ja) | 1991-11-22 | 1991-11-22 | 割込制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05143364A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013510375A (ja) * | 2009-11-06 | 2013-03-21 | クゥアルコム・インコーポレイテッド | データ通信のためのシステム、方法、および装置 |
| US9063929B2 (en) | 2012-08-31 | 2015-06-23 | Fujitsu Limited | Information processing apparatus, information processing method, computer-readable recording medium having stored therein program |
-
1991
- 1991-11-22 JP JP3307935A patent/JPH05143364A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013510375A (ja) * | 2009-11-06 | 2013-03-21 | クゥアルコム・インコーポレイテッド | データ通信のためのシステム、方法、および装置 |
| US9063929B2 (en) | 2012-08-31 | 2015-06-23 | Fujitsu Limited | Information processing apparatus, information processing method, computer-readable recording medium having stored therein program |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010130 |