JPS5980962A - Ｍｉｓ形半導体装置の製法 - Google Patents
Ｍｉｓ形半導体装置の製法Info
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- JPS5980962A JPS5980962A JP58153276A JP15327683A JPS5980962A JP S5980962 A JPS5980962 A JP S5980962A JP 58153276 A JP58153276 A JP 58153276A JP 15327683 A JP15327683 A JP 15327683A JP S5980962 A JPS5980962 A JP S5980962A
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- Japan
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- silicon
- silicon wafer
- gate electrode
- gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＭＩＳ形半導体装置の製法に関する。
さらに詳しくは、新規なＲＱＭ（リードオンリメモリ）
回路を具備する高集積度のＥ／ＤＭ Ｉ Ｓ ＬＳＩの
製法に関する。
回路を具備する高集積度のＥ／ＤＭ Ｉ Ｓ ＬＳＩの
製法に関する。
情報処理分野に適用されるＲＯＭ回路を具備するＥ／Ｄ
ＭＩＳＬＳＩには、信頼度の向上およびコストの低減そ
れに高速動作性等のために集積度の高いものが要求され
ている。
ＭＩＳＬＳＩには、信頼度の向上およびコストの低減そ
れに高速動作性等のために集積度の高いものが要求され
ている。
従来、この種の高集積度のＲＯＭ回路を具備するＥ／Ｄ
ＭＩＳＬＳＩ （以下、ＲＱＭＥ／ＤＭＩＳＬＳＩと略
記する）は、第１図並びに第２図（ａ）〜（ＣＩＫ示す
ように、行列状に配置したＭＩＳ形トランジスタＱｌｌ
〜Ｑ３ｍにおけるその一部をディプリーシせンタイプ（
ＱＩＩＤ ＋ Ｑ＋ａｐ ＋ Ｑ１２Ｄ ＋ Ｑｓｓｐ
）となし、残りのものをエンハンスメントタイプ（ＱＩ
２Ｅ ＊ ＱＨＥ ＃ ＱｔｓＥ＋ Ｑｓ＋Ｅ＋ Ｑｓ
ｔｚ）となしたものである。なお、第１図において、Ｘ
１〜Ｘｓは出力信号用配線、Ｙ１〜Ｙ３はアドレス配線
である。そして、このＲＯＭＥ／ＤＭＩ ＳＬＳ Ｉは
、第２図（ａ）に平面図を、同図（ｂ３に同図（ａｌに
おけるＡＡ’矢視縦断面図を、同図（ｃ）に同図（ａ）
におけるＢ Ｂ’矢視縦断面図を示すように、シリコン
基板１上にゲート酸化シリコン膜２を介在して形成した
導電性多結晶シリコン膜３からなるゲート電極を有し、
このゲート電極パターンによるセルフアライメント方式
により勢作したＮ＋型層４をソースまたはドレインとす
る構造のものである。同図において、ゲート電極下のＮ
型層５はディプリーションタイプのＭＩＳ形トランジス
タにおける拡散層であり、６はフィールド酸化シリコン
膜である。
ＭＩＳＬＳＩ （以下、ＲＱＭＥ／ＤＭＩＳＬＳＩと略
記する）は、第１図並びに第２図（ａ）〜（ＣＩＫ示す
ように、行列状に配置したＭＩＳ形トランジスタＱｌｌ
〜Ｑ３ｍにおけるその一部をディプリーシせンタイプ（
ＱＩＩＤ ＋ Ｑ＋ａｐ ＋ Ｑ１２Ｄ ＋ Ｑｓｓｐ
）となし、残りのものをエンハンスメントタイプ（ＱＩ
２Ｅ ＊ ＱＨＥ ＃ ＱｔｓＥ＋ Ｑｓ＋Ｅ＋ Ｑｓ
ｔｚ）となしたものである。なお、第１図において、Ｘ
１〜Ｘｓは出力信号用配線、Ｙ１〜Ｙ３はアドレス配線
である。そして、このＲＯＭＥ／ＤＭＩ ＳＬＳ Ｉは
、第２図（ａ）に平面図を、同図（ｂ３に同図（ａｌに
おけるＡＡ’矢視縦断面図を、同図（ｃ）に同図（ａ）
におけるＢ Ｂ’矢視縦断面図を示すように、シリコン
基板１上にゲート酸化シリコン膜２を介在して形成した
導電性多結晶シリコン膜３からなるゲート電極を有し、
このゲート電極パターンによるセルフアライメント方式
により勢作したＮ＋型層４をソースまたはドレインとす
る構造のものである。同図において、ゲート電極下のＮ
型層５はディプリーションタイプのＭＩＳ形トランジス
タにおける拡散層であり、６はフィールド酸化シリコン
膜である。
この種のＲＱＭＥ／ＤＭＱＳＬＳ Ｉは、その構造上、
素子寸法を可及的小となし高集積度のものであるが、そ
れぞれのＭＩＳ形トランジスタＱｌｌ〜Ｑｓｓにおける
ソースまたはドレインとなるＮ＋型層４をシリコン基板
１表面に形成するものであるため、横方向素子寸法がか
なり大きくなり多ビットのＲＯＭＥ／ＤＭＩ ＳＬＳ
Ｉを得るにはチップサイズが大きくなるものである。
素子寸法を可及的小となし高集積度のものであるが、そ
れぞれのＭＩＳ形トランジスタＱｌｌ〜Ｑｓｓにおける
ソースまたはドレインとなるＮ＋型層４をシリコン基板
１表面に形成するものであるため、横方向素子寸法がか
なり大きくなり多ビットのＲＯＭＥ／ＤＭＩ ＳＬＳ
Ｉを得るにはチップサイズが大きくなるものである。
それゆえ、本発明の目的は、新規な構造を有し、極めて
素子寸法の小なるＲＯＭＥ／ＤＭＩ ＳＬＳ■等のＭＩ
Ｓ形半導体装置の製法を提供することにある。
素子寸法の小なるＲＯＭＥ／ＤＭＩ ＳＬＳ■等のＭＩ
Ｓ形半導体装置の製法を提供することにある。
本発明においては、半導体基板表面の一部に第１絶縁膜
を介在してゲート電極を有する第１Ｍｌ５形トランジス
タが一定間隔をもって行列状に複数個設けられているも
のと、第１Ｍｌ５形トランジスタにおけるゲート電極全
面および表面が露出している前記半導体基板全面に設け
られている第２絶縁嘆と、それぞれの前記第１Ｍｌ５形
トランジスタ間における半導体基板上に第２絶縁膜を介
在してゲート電極を設けてなる第２Ｍｌ５形トランジス
タが１個ずつそれぞれの前記第１Ｍｌ５形トランジスタ
間に設けられているものとからなり、前記第１または第
２のＭＩＳ形トランジスタの一部をディプリーションタ
イプとなし、残りのものをエンハンスメントタイプとな
してなるＭＩＳ形半導体装置の製法であって、予め半導
体基板表面のディプリーションタイプのＭＩＳ形トラン
ジスタを形成すべき部分にディプリーション化のための
不純物を選択的に導入し、しかる後上記ゲート電極を形
成する。
を介在してゲート電極を有する第１Ｍｌ５形トランジス
タが一定間隔をもって行列状に複数個設けられているも
のと、第１Ｍｌ５形トランジスタにおけるゲート電極全
面および表面が露出している前記半導体基板全面に設け
られている第２絶縁嘆と、それぞれの前記第１Ｍｌ５形
トランジスタ間における半導体基板上に第２絶縁膜を介
在してゲート電極を設けてなる第２Ｍｌ５形トランジス
タが１個ずつそれぞれの前記第１Ｍｌ５形トランジスタ
間に設けられているものとからなり、前記第１または第
２のＭＩＳ形トランジスタの一部をディプリーションタ
イプとなし、残りのものをエンハンスメントタイプとな
してなるＭＩＳ形半導体装置の製法であって、予め半導
体基板表面のディプリーションタイプのＭＩＳ形トラン
ジスタを形成すべき部分にディプリーション化のための
不純物を選択的に導入し、しかる後上記ゲート電極を形
成する。
以下、本発明の一実施例であるＲＯＭ Ｅ／Ｄ ＭＱＳ
ＬＳＩの製法を具体的に説明する。本発明にかかるＲＱ
ＭＥ／ＤＭＯ８ＬＳ Ｉの主なる特徴は、ＭＯ８ＬＳＩ
Ｋおける多層配線技術を流用して極めて高集積度にＭＱ
Ｓ形トランジスタを行列状に配置してなり、ＲＯＭの目
となる個所のエンハンスメントタイプＭＱＳ形トランジ
スタにおけるチャンネル領域に基板とは反対導電型の不
純物をイオン打込みして、そのトランジスタをディプリ
ーションタイプのものに化成したものである。
ＬＳＩの製法を具体的に説明する。本発明にかかるＲＱ
ＭＥ／ＤＭＯ８ＬＳ Ｉの主なる特徴は、ＭＯ８ＬＳＩ
Ｋおける多層配線技術を流用して極めて高集積度にＭＱ
Ｓ形トランジスタを行列状に配置してなり、ＲＯＭの目
となる個所のエンハンスメントタイプＭＱＳ形トランジ
スタにおけるチャンネル領域に基板とは反対導電型の不
純物をイオン打込みして、そのトランジスタをディプリ
ーションタイプのものに化成したものである。
そして、それぞれのＭＯ８形トランジスタにおけるゲー
ト電極間隔を可及的に小とし、従来のこの種のＲＯＭＭ
Ｏ８ＬＳＩに比較゛して２倍程度の高集積度を達成する
構造のものである。
ト電極間隔を可及的に小とし、従来のこの種のＲＯＭＭ
Ｏ８ＬＳＩに比較゛して２倍程度の高集積度を達成する
構造のものである。
なお、第３図は、本発明にがかるＲＱＭ回路の一部を示
す略図であり、Ｘ、−Ｘ３は出方信号用配線、Ｙ１〜Ｙ
６はアドレス配線、Ｑ、１〜Ｑ３６はシリコンゲート型
ＭＯ８形トランジスタを示し、それに付加されているイ
ンデックスＤはディプリーションタイプを示し、インデ
ックスＥはエンハンスメントタイプを示すものである。
す略図であり、Ｘ、−Ｘ３は出方信号用配線、Ｙ１〜Ｙ
６はアドレス配線、Ｑ、１〜Ｑ３６はシリコンゲート型
ＭＯ８形トランジスタを示し、それに付加されているイ
ンデックスＤはディプリーションタイプを示し、インデ
ックスＥはエンハンスメントタイプを示すものである。
さて、本発明にかかるＲＱＭ Ｅ／ＤＭＯＳ Ｌ ＳＩ
およびその製法を工程順に図面を用いて詳述する。
およびその製法を工程順に図面を用いて詳述する。
（７）Ｐ型またはＮ型の導電型を有するシリコンウェー
ハ１１をスターティングマテリアルとして用意し、この
全面を熱酸化して１μｍ程度のフィールド酸化シリコン
膜１２を形成する。ついで、フォトエツチング等により
素子活性領緘となるシリコンウェーハ１１表面を露出す
るようにフィールド酸化シリコン膜１２を選択除去する
（第４図）。
ハ１１をスターティングマテリアルとして用意し、この
全面を熱酸化して１μｍ程度のフィールド酸化シリコン
膜１２を形成する。ついで、フォトエツチング等により
素子活性領緘となるシリコンウェーハ１１表面を露出す
るようにフィールド酸化シリコン膜１２を選択除去する
（第４図）。
表面が露出するシリコンウェーハ１１にゲート酸化シリ
コン膜１３を１０００人程度形成しく第５図）、ついで
、ディプリーションタイプのＭＱＳ形トランジスタを形
成するため、その個所にシリコンウェーハ１１とは反対
導電型の不純物をイオン打込みしてそれらのチャンネル
領域にシリコンウェーハ１１とは反対導電型の領域１１
ａを形成する。たとえば、シリコンウェーハ１１が、Ｐ
型溝電型の場合には、リン等のＮ型導電型の不純物をフ
ォトレジストなどをマスクとして選択的にディプリーシ
ョンタイプのＭＱＳ形トランジスタのチャンネル領域に
イオン打ち込みし、後の熱処理によって、イオン打ち込
みされた不純物をシリコンウェーハ１１に拡散してＮ型
層１１ａを形成する。シリコンウェーハ１１としてＮ型
導電型のものを使用する場合には、イオン打ち込みする
不純物としてはボロン等のＰ型溝電型のものを使用して
、Ｐ型層１１ａを形成すればよい。このディプリーショ
ンタイプのＭＯ８形トランジスタＱＩ２ＤＩＱ１４Ｄ
＋ Ｑｔｓｏ ｅ Ｑｓｔｐ ＋ Ｑ３５Ｄゆ、ＦＬＯ
Ｍの目となるものである。更に全面にＣＶＤ法等により
導電性多結晶シリコン膜１４を３５００〜５０００Ａ形
成する（第６図）。第６図（ａ）Ｋ示す破線は、フィー
ルド酸化シリコン膜１２とゲート酸化シリコン膜１３と
の境界を示すものである。
コン膜１３を１０００人程度形成しく第５図）、ついで
、ディプリーションタイプのＭＱＳ形トランジスタを形
成するため、その個所にシリコンウェーハ１１とは反対
導電型の不純物をイオン打込みしてそれらのチャンネル
領域にシリコンウェーハ１１とは反対導電型の領域１１
ａを形成する。たとえば、シリコンウェーハ１１が、Ｐ
型溝電型の場合には、リン等のＮ型導電型の不純物をフ
ォトレジストなどをマスクとして選択的にディプリーシ
ョンタイプのＭＱＳ形トランジスタのチャンネル領域に
イオン打ち込みし、後の熱処理によって、イオン打ち込
みされた不純物をシリコンウェーハ１１に拡散してＮ型
層１１ａを形成する。シリコンウェーハ１１としてＮ型
導電型のものを使用する場合には、イオン打ち込みする
不純物としてはボロン等のＰ型溝電型のものを使用して
、Ｐ型層１１ａを形成すればよい。このディプリーショ
ンタイプのＭＯ８形トランジスタＱＩ２ＤＩＱ１４Ｄ
＋ Ｑｔｓｏ ｅ Ｑｓｔｐ ＋ Ｑ３５Ｄゆ、ＦＬＯ
Ｍの目となるものである。更に全面にＣＶＤ法等により
導電性多結晶シリコン膜１４を３５００〜５０００Ａ形
成する（第６図）。第６図（ａ）Ｋ示す破線は、フィー
ルド酸化シリコン膜１２とゲート酸化シリコン膜１３と
の境界を示すものである。
（イ）多結晶シリコン膜１４を選択除去してゲート電極
パターンを形成し、これをマスクとしてゲート酸化シリ
コン膜１３の不要部分を取り除き、その個所のシリコン
ウェーハ１１表面を露出する（第７図）。このゲート電
極パターンの多結晶シリコン膜１４とこの下のゲート酸
化シリコン１３゜シリコンウェーハ１１とにより数多く
の第１のシリコンゲート型ＭＯ８形トランジスタを構成
することができ、それらのトランジスタは一定間隔をも
って行列状に配置するものとする。
パターンを形成し、これをマスクとしてゲート酸化シリ
コン膜１３の不要部分を取り除き、その個所のシリコン
ウェーハ１１表面を露出する（第７図）。このゲート電
極パターンの多結晶シリコン膜１４とこの下のゲート酸
化シリコン１３゜シリコンウェーハ１１とにより数多く
の第１のシリコンゲート型ＭＯ８形トランジスタを構成
することができ、それらのトランジスタは一定間隔をも
って行列状に配置するものとする。
（つ）ついで、上記第１のＭＯ８Ｏ８テトランジス２間
２のシリコンゲート型ＭＯ８形トランジスタを設けるた
め、全面に１００ＯＡ程度の酸化シリコン膜１５を形成
する（第８図）。この酸化シリコン膜１５は、第２のシ
リコンゲート型ＭＯ８形トランジスタのゲート酸化シリ
コン膜となると共に、第１と第２のトランジスタを電気
絶縁するものでもある。また、第１と第２のトランジス
タの特性をそろえるために、第１のトランジスタにおけ
るゲート酸化シリコン膜１３と同程度の膜性並びに膜厚
をもって形成すると共に第１と第２のトランジスタを十
分に電気的分離する罠必要な膜厚を選定する。なお、図
において２点鎖線は、多結晶シリコン膜１３の境界線を
示すものである。
２のシリコンゲート型ＭＯ８形トランジスタを設けるた
め、全面に１００ＯＡ程度の酸化シリコン膜１５を形成
する（第８図）。この酸化シリコン膜１５は、第２のシ
リコンゲート型ＭＯ８形トランジスタのゲート酸化シリ
コン膜となると共に、第１と第２のトランジスタを電気
絶縁するものでもある。また、第１と第２のトランジス
タの特性をそろえるために、第１のトランジスタにおけ
るゲート酸化シリコン膜１３と同程度の膜性並びに膜厚
をもって形成すると共に第１と第２のトランジスタを十
分に電気的分離する罠必要な膜厚を選定する。なお、図
において２点鎖線は、多結晶シリコン膜１３の境界線を
示すものである。
に）全面に導電性多結晶シリコン膜１６をＣＶＤ法等に
より３５００〜５０００Ａ形成し、第２のシリコンゲー
ト型ＭＯ８形トランジスタにおけるゲート電極パターン
をフ第１・エツチング等により形成する（第９図）。な
お、第１０図は、第３図に示ｊＲＱＭ回路構成における
インデックスを示すものである。
より３５００〜５０００Ａ形成し、第２のシリコンゲー
ト型ＭＯ８形トランジスタにおけるゲート電極パターン
をフ第１・エツチング等により形成する（第９図）。な
お、第１０図は、第３図に示ｊＲＱＭ回路構成における
インデックスを示すものである。
なお、このＲＯＭの目となるディプリーションタイプの
ＭＯ８Ｏ８形ンジスタにおけるチャンネル領域は、前記
（支）工程（第４図〜第６図）においてシリコンウェー
ハ１１に不純物を選択的にイオン打ち込みして形成され
ているものである。
ＭＯ８Ｏ８形ンジスタにおけるチャンネル領域は、前記
（支）工程（第４図〜第６図）においてシリコンウェー
ハ１１に不純物を選択的にイオン打ち込みして形成され
ているものである。
（９）ついで、図示しないが全面にパシベーション膜と
してのリンシリケートガラス膜を被覆する。
してのリンシリケートガラス膜を被覆する。
上述したように、本発明にがかるＲＱＭＥ／ＤＭ□５Ｌ
ＳＩは、シリコンウェーハ・１１をスターティ：／グマ
テリアルとしてその上に導電性多結晶シリコン膜を使用
して２層配線的な形成法により第１と第２のシリコンゲ
ート型ＭＯ８形トランジスタＱ＋Ｉ−Ｑｓｅ を行列状
に形成したものであるため、簡単な製造プロセスをもっ
て極めて高集積度なものである。たとえば、現状のフォ
トエツチングによる成形可能な線幅を８μｍとすれば、
８μｍ幅の素子活性領域をもって第１および第２のＭＯ
８Ｏ８形ンジスタが形成でき、従来のソース。
ＳＩは、シリコンウェーハ・１１をスターティ：／グマ
テリアルとしてその上に導電性多結晶シリコン膜を使用
して２層配線的な形成法により第１と第２のシリコンゲ
ート型ＭＯ８形トランジスタＱ＋Ｉ−Ｑｓｅ を行列状
に形成したものであるため、簡単な製造プロセスをもっ
て極めて高集積度なものである。たとえば、現状のフォ
トエツチングによる成形可能な線幅を８μｍとすれば、
８μｍ幅の素子活性領域をもって第１および第２のＭＯ
８Ｏ８形ンジスタが形成でき、従来のソース。
ドレイン拡散層を有するＲＯＭＥ／ＤＭＯ３ＬＳＩにお
いてはそれぞれの素子活性領域が１６μｍ幅程度以上で
あることに比較して２倍以上ＩＣチップ面積を小さくす
ることができる。
いてはそれぞれの素子活性領域が１６μｍ幅程度以上で
あることに比較して２倍以上ＩＣチップ面積を小さくす
ることができる。
本発明は、極めて素子寸法の小なるシリコンゲ−）型Ｍ
Ｏ８形トランジスタをそれぞれの離間距離を可及的小に
して行列状に配置したものであり、しかもそれらの任意
のトランジスタをエンノ１ンスメントタイプまたはディ
プリーションタイプのものに構成できるため、ＲＯＭと
してもあるいはまた種々の仕様のＥ／ＤＭＯＳ Ｌ Ｓ
Ｉとして高性能かつ高集積度のものをもって種々の態
様のＭＩＳ形半導体装置とすることができる。
Ｏ８形トランジスタをそれぞれの離間距離を可及的小に
して行列状に配置したものであり、しかもそれらの任意
のトランジスタをエンノ１ンスメントタイプまたはディ
プリーションタイプのものに構成できるため、ＲＯＭと
してもあるいはまた種々の仕様のＥ／ＤＭＯＳ Ｌ Ｓ
Ｉとして高性能かつ高集積度のものをもって種々の態
様のＭＩＳ形半導体装置とすることができる。
なお、前述した本発明にかかるＲＱＭＥ／ＤＭ□５ＬＳ
Ｉの製造プロセス中、多結晶シリコン膜１４をゲート電
極パターンにする際の選択エツチング用マスクとして絶
縁膜（酸化シリコン膜等）を使用し、それを後の工程に
おいてもそのまま残しておくこと罠より、ゲート電極パ
ターンとしての多結晶シリコン膜１４上の絶縁膜厚（マ
スクとしての絶縁膜と新らたに形成した酸化シリコン膜
１５とを重畳したもの）が大きくなり、第１と第２のト
ランジスタ間の寄生容量を小とすることができる。この
ように本発明にかかるＭＩＳ形半導体装置は、前述した
実施例に限定されず種々の態様のものに適用することが
できるっ
Ｉの製造プロセス中、多結晶シリコン膜１４をゲート電
極パターンにする際の選択エツチング用マスクとして絶
縁膜（酸化シリコン膜等）を使用し、それを後の工程に
おいてもそのまま残しておくこと罠より、ゲート電極パ
ターンとしての多結晶シリコン膜１４上の絶縁膜厚（マ
スクとしての絶縁膜と新らたに形成した酸化シリコン膜
１５とを重畳したもの）が大きくなり、第１と第２のト
ランジスタ間の寄生容量を小とすることができる。この
ように本発明にかかるＭＩＳ形半導体装置は、前述した
実施例に限定されず種々の態様のものに適用することが
できるっ
第１図ないし第２図（ａ）〜（ｃ）は従来のＲＱＭＥ／
ＤＭＱＳＬＳＩにおける回路図およびその構造を示す平
面図と縦断面図、第３図は本発明の一実施例であるＲＯ
ＭＥ／ＤＭ□ＳＬＳ Ｉの一部における回路図、第４図
（ａ）〜（Ｃ）ないし第１０図（ａ）〜（Ｃ）は本発明
の一実施例であるＲＯＭ Ｅ／ＤＭＯＳ Ｌ ＳＩおよ
びその製法を工程順に示す平面図と縦断面図である。 １．１１・・・シリコンウェーハ、２，１３．１５・・
・ゲート酸化シリコン膜、３．１４．１６・・・ゲート
電極用多結晶シリコン膜、４・・・Ｎ＋型層、５・・・
Ｎ型層、６，１２・・・フィールド酸化シリコン膜、１
１ａ・・・シリコンウェーハ１１とは反対導電型の領域
。 第 １ 図 第 ２ 図 （ａ−） 、−〇°９ 第 ４ 図 （０−） （Ａ） 第 ５ 図 （Ｃ） （Ｃ） −１ 第 ６ 図 （の） Ｂ、 （Ｃ） （ｂ） 第 ７ 図 （み〕 （Ｃ） （ｂ） 第 ８ 図 Ｃ制 （ｃ＞ ０月 第９図 （ａ−） （Ｃ） （ｂ） 第１（ （ａ−） （ｂ） ／／ｆ７−
ＤＭＱＳＬＳＩにおける回路図およびその構造を示す平
面図と縦断面図、第３図は本発明の一実施例であるＲＯ
ＭＥ／ＤＭ□ＳＬＳ Ｉの一部における回路図、第４図
（ａ）〜（Ｃ）ないし第１０図（ａ）〜（Ｃ）は本発明
の一実施例であるＲＯＭ Ｅ／ＤＭＯＳ Ｌ ＳＩおよ
びその製法を工程順に示す平面図と縦断面図である。 １．１１・・・シリコンウェーハ、２，１３．１５・・
・ゲート酸化シリコン膜、３．１４．１６・・・ゲート
電極用多結晶シリコン膜、４・・・Ｎ＋型層、５・・・
Ｎ型層、６，１２・・・フィールド酸化シリコン膜、１
１ａ・・・シリコンウェーハ１１とは反対導電型の領域
。 第 １ 図 第 ２ 図 （ａ−） 、−〇°９ 第 ４ 図 （０−） （Ａ） 第 ５ 図 （Ｃ） （Ｃ） −１ 第 ６ 図 （の） Ｂ、 （Ｃ） （ｂ） 第 ７ 図 （み〕 （Ｃ） （ｂ） 第 ８ 図 Ｃ制 （ｃ＞ ０月 第９図 （ａ−） （Ｃ） （ｂ） 第１（ （ａ−） （ｂ） ／／ｆ７−
Claims (1)
- １、半導体基板表面に設定された素子活性領域上を絶縁
膜を介して横切るように延長形成された第１導電体層と
、上記素子活性領域上を絶縁膜を介して横切るように延
長形成されかつ上記素手活性領域上において上記第１導
電体層の少なくとも一部と重なるように形成された第２
導電体層とを少なくとも備え上記素子活性領域上の上記
第１及び第２導電体層のそれぞれをＭＩＳ形トランジス
タのゲート電極とすることによって直列接続されたＭＩ
Ｓ形トランジスタを形成し、上記直列接続されたＭＩＳ
形トランジスタの一部をディプリーシ、ｙタイプとなし
、残りのものをエンハンスメントタイプとなしてなるＭ
ＩＳ形半導体装置の製法であって、素子活性領域表面の
うちの選択された部分にディプリーシ冒ンタイプとする
ための不純物を導入し、しかる後上記第１及び第２導電
体層を形成することを特徴とするＭＩＳ形半導体装置の
製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153276A JPS6028144B2 (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ形半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153276A JPS6028144B2 (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ形半導体装置の製法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51100611A Division JPS5951143B2 (ja) | 1976-08-25 | 1976-08-25 | Ｍｉｓ形半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5980962A true JPS5980962A (ja) | 1984-05-10 |
| JPS6028144B2 JPS6028144B2 (ja) | 1985-07-03 |
Family
ID=15558921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153276A Expired JPS6028144B2 (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ形半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028144B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4864889A (ja) * | 1971-12-08 | 1973-09-07 | ||
| JPS4894377A (ja) * | 1972-03-14 | 1973-12-05 | ||
| JPS4990886A (ja) * | 1972-12-28 | 1974-08-30 | ||
| JPS5131180A (ja) * | 1974-09-11 | 1976-03-17 | Hitachi Ltd |
-
1983
- 1983-08-24 JP JP58153276A patent/JPS6028144B2/ja not_active Expired
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4864889A (ja) * | 1971-12-08 | 1973-09-07 | ||
| JPS4894377A (ja) * | 1972-03-14 | 1973-12-05 | ||
| JPS4990886A (ja) * | 1972-12-28 | 1974-08-30 | ||
| JPS5131180A (ja) * | 1974-09-11 | 1976-03-17 | Hitachi Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6028144B2 (ja) | 1985-07-03 |
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