JPH01274509A - 二重積分型ノイズシェーパ - Google Patents

二重積分型ノイズシェーパ

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JPH01274509A
JPH01274509A JP63104550A JP10455088A JPH01274509A JP H01274509 A JPH01274509 A JP H01274509A JP 63104550 A JP63104550 A JP 63104550A JP 10455088 A JP10455088 A JP 10455088A JP H01274509 A JPH01274509 A JP H01274509A
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JP
Japan
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zero
outputs
stage
output
noise shaper
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Application number
JP63104550A
Other languages
English (en)
Inventor
Tetsuhiko Kaneaki
哲彦 金秋
Kozo Nuriya
塗矢 康三
Yasunori Tani
泰範 谷
Tetsuya Nakamura
哲哉 中村
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は特に長時間ゼロ入力が与えられた際に、ノイズ
シェーパをリセットする二重積分型ノイズシェーパに関
する。
従来の技術 近年ノイズシェーパを用いたムD/Dム変換器がよく用
いられている(例えば、[アイイーイーイートランザク
ン四ンズ オンコミュニケーション」(IRKK Tr
anssactionSon Communicati
onsVol、COM−a3 、No、3 pp249
−2sa 、 March1985))。
第2図に従来例を示し、その説明を行う。
第2図において、1.2.3は加算器で、加算器1は2
人力の加算を行い、加算器2.3は正側の入力から負側
の入力の減算を行う。ここで、加算器1に与えられる入
力は16ピツトのディジタル信号であるものとする。4
は局部量子化器で、第1表に示すとおりの入力信号の量
子化を行う。
(以下余白) 第1表 105.106は遅延回路であり、通常Dフリップフロ
ップ等のレジスタが用いられる。7はシフタであり、入
力信号の1ビツト左シフト、即ち入力信号を2倍して出
力する。
ここで局部量子化器4は、その入力X°に対して量子化
雑音V、を加算して出力するものであるから、局部量子
化器4の出力Yは、 Y =  X’ + Vq          ・・・
・・・(1)となる。加算器3で、(x’−y)の演算
を行うため、加算器3出力は−vq となり、遅延回路
105゜106により順次遅延されていく。遅延回路1
05の出力は−”lj q 、z 1、遅延回路106
の出力は−vq 、z 2であるから、加算器2の出力
は(Vq、z”−2・Vq−z’)となり、加算器1に
より入力Xと加算される。故に入力Xと出力Yとの関係
は、Y=X+ (1−z ” )2・Vq    −−
(21となる。つまり、二重積分型ノイズシェーパを用
いれば、12 dBloctの特性で低域はど量子化雑
音が低減されるという効果が得られる。
発明が解決しようとする課題 しかしながら上記のような構成では、長時間にわたるゼ
ロデータ(以下インフィニティゼロと称す)が入力に与
えられた場合においても必ず遅延回路105,108に
ゼロ以外のデータが残っているため、遅延回路105,
106の値は刻々変化し、通常発振現象をおこし、回路
が動作することに伴うアナログ的なノイズが発生する。
逆に、初期状態(遅延回路をリセットし、解除した状態
)ではゼロ以外の入力が与えられるまで動作は停止して
いるため上記のようなノイズは発生せず、回路が動作す
る前と後でSN比が異なり、しかも動作後の方がSN比
が悪くなる。また、インフィニティゼロ入力時に強制的
に遅延回路をリセットすると通常ショックノイズが発生
するという問題点があった。
本発明は上記の問題点に鑑み、インフィニティゼロ入力
時にはショックノイズ等を発生することなく動作が静か
に停止し、アナログ的なノイズが発生しない二重積分型
ノイズシェーパを提供するものである。
課題を解決するだめの手段 上記問題点を解決するため本発明による二重積分型ノイ
ズシェーパは、入力信号が一定期間ゼロであることを検
出するゼロ検出器と、入力データの量子化を行い、初段
1次段より成る遅延器により量子化による量子化誤差の
2段遅延を行い、遅延器の初段1次段の出力の荷重加算
を行い、荷重加算結果と入力信号との和を入力データと
する二重積分型量子化器と、初段9次段の出力の大小比
較を行う比較器と、ゼロ検出器と比較器の出力に基づき
、遅延器の初期化を行う初期化手段と、ゼロ検出器と比
較器の出力に基づき入力信号の変更を行う変更手段とを
有するようにしたものである。
作用 上記のようにインフィニティゼロ入力を検出し、インフ
ィニティゼロ入力時には二重積分型ノイズシェーパに初
段と次段の差に応じた値を入力し、初段と次段の遅延回
路の値が一致したときに各々の遅延回路をリセットする
ようにしたため、リセット時にノイズが発生せず、静か
に二重積分型ノイズシェーパの動作を停止させることが
できるものである。
実施例 以下図面に基づき本発明における一実施例の説明を行う
第1図は本発明による二重積分型ノイズシェーパのブロ
ック図である。なお、第1図において先に述べた第2図
と同一機能を有するものについては同一の符号を付し、
細かな説明は省略する。6゜6は遅延回路で、端子Rに
′1”のパルスが加わるとデータがリセットされるもの
である。8は比較器で、端子人、Bに与えられているデ
ータの大小関係を判別し、Bくムならば端子りよりシ”
を出力し、B)Aならば端子Gより1”を出力し、B=
ムならば端子Eより°1”を出力するものである。9は
ゼロ検出器で、一定期間ゼロが入力される(即ちインフ
ィニティゼロが入力される)と11”を出力し、ゼロ以
外のデータが入力されると直ちに出力は°′0”になる
。10はデータセット回路で、端子C1に与えられる制
御信号が°′1”の時は端子Yから+1を出力し、端子
C2に与えられる制御信号が91”の時は端子Yから−
1を出力する。その他の場合は端子Xに与えられている
信号をそのまま出力する。11〜13はムNDゲートで
ある。
次に第1図の動作について説明する。
入力がインフィニティゼロでない時は、ゼロ検出器9が
°°0”を出力するので、ANDゲート11.12.1
3の出力は°0”であり、従来例にて述べた二重積分型
ノイズシェーパと同様に動作する。
ここで、入力がインフィニティゼロに変化した場合につ
いて考えると、一定期間入力がゼロになるとゼロ検出器
9が1″を出力する。この時、遅延回路5と遅延回路6
の値は通常異なっているので、仮に(遅延回路6の値)
〉(遅延回路6の値)の場合は、比較器8の端子E、L
は°0”を、端子Gは′1″を出力する。故にANDゲ
ート11は”1”を、ANDゲート12.13は”0″
を出力する。ANDゲート11の出力はデータセット回
路1oの端子C2に与えられているので、データセット
回路1oは−1を出力し、加算器1に入力する。ここで
、遅延回路6のデータをxnとすると、遅延回路eのデ
ータはxn−1となる。xnの値がどの様に変化するか
を考えると、いま入力が−1であるから、加算器1出力
Sは、S = −1+2 ・Xn−Xn−t     
−−131局部量子化器4の出力をQnとすると、加算
器3の出力、即ちxn+1は、 ”n−N ”” S−Qn = 2−In−Xn−1−1−Qn−・−・・・(4)
(4式を書き換えると、(機成のとおりになる。
In+t−Xn = In−Xn−l−1−Qn−−(
E9ここで、 Y =xn−xn−1         ・・・・・・
18)と置くと、(6)式は(7)式のとおりになる。
Yn=τ。−t−’−Qn      ・・・・・・(
7)入力に直流値の1を与えられた場合の二重積分型ノ
イズシェーパの出力値は必ずその平均値が1となるよう
に変化するので、Qn=+32.768となる回数とQ
n=−32,768となる回数はほぼ等しいと考えられ
る。Ynは遅延回路5と遅延回路6の差を意味するので
、((7)式は、その差は1ずつ小さくなっていくこと
を示している。即ち、Ynが正であれば、必ずYn−0
となり、遅延回路5と遅延回路6の値が等しくなること
を、示している。
次に、(遅延回路6の値)<(遅延回路6の値)の場合
は、比較器8の端子IC,Gが10”を、端子りが°°
1”を出力する。故にANDゲート13は”1”を、A
NDゲート11.12は”0”を出力する。ANDゲー
ト13の出力はデータセット回路1oの端子C1に与え
られているので、データセット回路1oは+1を出力し
、加算器1に入力する。以下同様にしてYnの値は0と
なり、遅延回路5と遅延回路6の値が等しくなる。
この時、比較器8は端子Xからt1”を、端子G、Lか
ら0”を出力するので、データセット回路10の端子0
1.C2は@0”になり、データセット回路1oの出力
は入力される値、即ちゼロになる。これらの動作は換言
すれば、インフィニティゼロが二重積分型ノイズシェー
パに入力された時に、微少なりCj酸成分与えた場合と
等価になる。通常微少なりC成分を与えても可聴帯域に
は入ってとないので、このことによるノイズの発生は無
視できる程度に小さい。また加算器1出力Sは、 xn
=xn−1であるから、5=Xnとなる。
この時、加算器3の出力xn+1は、 Xn+1= In −Qn        ・・・・・
・(81仮にこの時、−16,385(XH(+ 16
,384であったとするとQn=oとなり、xnは一定
の値を保持することになるとともにQn二〇となる。
つまり、二重積分型ノイズシェーパは、与えられていた
微少なりC成分が無くなった時点で0を出力し続けるこ
とになる。
一方、遅延回路6と遅延回路6の値が等しくなったとき
にANDゲート12の出力が′1”になって遅延回路5
,6がリセットされ0になる。この時局部量子化器4の
出力は元々0であるのでリセットに伴うショックノイズ
等は発生しないことは明かである。
逆にIn)+ 16,384で且つxn”xn−+の時
を想定すると、((8)式よりXn=5であるから、通
常S)+16.384となり、局部量子化器4の出力Q
n=32.768となってxn+、くOとなり、更にX
n、 ) −16,384となる。つまり、xn〉+1
6,384で且つXn=Xn、となる状態は長くは続か
ないことを意味する。xn(−16,384で且つXn
=Xn−+の場合も同様である。つまり、Xn=Xn−
1となる場合は必ずその値は±16.384以内にある
以上より、比較器8により遅延回路6.6がリセットさ
れる時は必ず局部量子化器4はOを出力していることに
なり、リセットに伴うショックノイズ等の不要な信号は
発生しない。
なお、本実施例においては、局部量子化器4として第1
表に示したような3レベルの量子化器を用いたがこれに
限ったものではなく、更に細かい量子化を行うものであ
っても良いことは言うまでもない。また、比較器8は単
に入力データの大小判定だけを行うようにしたが、大小
判定及びその大きさの判定を行うようにし、例えば端子
人、Bに入力されたデータの差が一定値以上になるとフ
ラグを立てるようにし、また、データセット回路10が
±1だけでなく、±2をも出力するようにして比較器8
によるフラグに基づき出力データを切り替えるようにし
ても良いものである。このようにすることにより、イン
フィニティゼロが検出されてから遅延回路5.6がりセ
ットされるまでの所要時間を短縮することが出来る。
発明の効果 以上のべたように本発明は、入力信号が一定期間ゼロで
あることを検出するゼロ検出器と、入力データの量子化
を行い、初段2次段より成る遅延器により前記量子化に
よる量子化誤差の2段遅延を行い、遅延器の初段1次段
の出力の荷重加算を行い、荷重加算結果と入力信号との
和を入力データとする二重積分型量子化器と、初段2次
段の出力の大小比較を行う比較器と、ゼロ検出器と比較
器の出力に基づき、遅延器の初期化を行う初期化手段と
、ゼロ検出器と比較器の出力に基づき入力信号の変更を
行う変更手段とを有するようにしたことにより、リセッ
ト時にノイズが発生せず、静かに二重積分型ノイズシェ
ーパの動作を停止させることができ、動作前と動作後に
おけるSN比が変化せず、また、インフィニティゼロ入
力時のSN比が向上するという優れた効果を有するもの
である。
【図面の簡単な説明】
第1図は本発明による二重積分型ノイズシェーパの一実
施例を示すブロック図、第2図は従来における二重積分
型ノイズシェーパを示すブロック図である。 1.2,3・・・・・・加算器、4・・・・・・局部量
子化器、5.6・・・・・・遅延回路、7・・・・・・
シフタ、8・・・・・・比較器、9・・・・・・ゼロ検
出器、10・・・・・・データセット回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名÷情 txrfi飄 云壇ゝ    明や 区  ′:々 冥 2 図

Claims (1)

    【特許請求の範囲】
  1. 入力信号が一定期間ゼロであることを検出するゼロ検出
    器と、入力データの量子化を行い、初段、次段より成る
    遅延器により前記量子化による量子化誤差の2段遅延を
    行い、前記遅延器の初段、次段の出力の荷重加算を行い
    、前記荷重加算結果と前記入力信号との和を前記入力デ
    ータとする二重積分型量子化器と、前記初段、次段の出
    力の大小比較を行う比較器と、前記ゼロ検出器と前記比
    較器の出力に基づき、前記遅延器の初期化を行う初期化
    手段と、前記ゼロ検出器と前記比較器の出力に基づき前
    記入力信号の変更を行う変更手段とを有することを特徴
    とする二重積分型ノイズシェーパ。
JP63104550A 1988-04-27 1988-04-27 二重積分型ノイズシェーパ Pending JPH01274509A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01274510A (ja) * 1988-04-27 1989-11-02 Matsushita Electric Ind Co Ltd 二重積分型ノイズシェーパ

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01274510A (ja) * 1988-04-27 1989-11-02 Matsushita Electric Ind Co Ltd 二重積分型ノイズシェーパ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01274510A (ja) * 1988-04-27 1989-11-02 Matsushita Electric Ind Co Ltd 二重積分型ノイズシェーパ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01274510A (ja) * 1988-04-27 1989-11-02 Matsushita Electric Ind Co Ltd 二重積分型ノイズシェーパ

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