JPH0127457B2 - - Google Patents
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- JPH0127457B2 JPH0127457B2 JP10903584A JP10903584A JPH0127457B2 JP H0127457 B2 JPH0127457 B2 JP H0127457B2 JP 10903584 A JP10903584 A JP 10903584A JP 10903584 A JP10903584 A JP 10903584A JP H0127457 B2 JPH0127457 B2 JP H0127457B2
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- Japan
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- processor
- bus
- input
- output
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、異なるアーキテクチユアのプロセツ
サを含むマルチプロセツサシステムの情報処理装
置に係わり、特にバス支配権の裁定をプロセツサ
の切り換え後のジヨブ内容に応じたインテリジエ
ントなバス支配権制御手段をそなえた情報処理装
置に関する。
サを含むマルチプロセツサシステムの情報処理装
置に係わり、特にバス支配権の裁定をプロセツサ
の切り換え後のジヨブ内容に応じたインテリジエ
ントなバス支配権制御手段をそなえた情報処理装
置に関する。
従来の小型の情報処理装置は、単一プロセツサ
システムとして構成されているのが普通であり、
その場合は使用できるソフトウエアがそのプロセ
ツサ用のもの一種類に限定されていた。しかし最
近になつて各種のアーキテクチユアをもつプロセ
ツサが普及してきて、ソフトウエアもそれらのプ
ロセツサ用に各種作成されるようになつている。
そのため、情報処理装置に使用できるソフトウエ
アの範囲を拡大する必要性が増大し、２種以上の
異なるアーキテクチユアをもつプロセツサを共存
させたマルチプロセツサシステムの情報処理装置
が多く見られるようになつている。
システムとして構成されているのが普通であり、
その場合は使用できるソフトウエアがそのプロセ
ツサ用のもの一種類に限定されていた。しかし最
近になつて各種のアーキテクチユアをもつプロセ
ツサが普及してきて、ソフトウエアもそれらのプ
ロセツサ用に各種作成されるようになつている。
そのため、情報処理装置に使用できるソフトウエ
アの範囲を拡大する必要性が増大し、２種以上の
異なるアーキテクチユアをもつプロセツサを共存
させたマルチプロセツサシステムの情報処理装置
が多く見られるようになつている。
第２図はこのような情報処理装置の１構成例を
示したもので、図中、１はバスアービタ、２およ
び３はそれぞれ異なるアーキテクチユアのプロセ
ツサMPU―ＡおよびMPU―Ｂ、４および５はそ
れぞれ異なるアーキテクチユアの入出力プロセツ
サIOP―ＡおよびIOP―Ｂ、６は主メモリ、７お
よび８は入出力装置Ｉ／Ｏ、９はバス直結型の
DMAコントローラDMAC、１０はシステムバス
を示す。
示したもので、図中、１はバスアービタ、２およ
び３はそれぞれ異なるアーキテクチユアのプロセ
ツサMPU―ＡおよびMPU―Ｂ、４および５はそ
れぞれ異なるアーキテクチユアの入出力プロセツ
サIOP―ＡおよびIOP―Ｂ、６は主メモリ、７お
よび８は入出力装置Ｉ／Ｏ、９はバス直結型の
DMAコントローラDMAC、１０はシステムバス
を示す。
DMAコントローラDMAC９のDMA転送動作
時以外においては、システムバス１０を介するデ
ータ転送は、プロセツサMPU―ＡあるいはMPU
―Ｂがバスマスタとなつて制御する。バスアービ
タ１は、プロセツサMPU―ＡおよびMPU―Ｂに
よるバス使用権要求の競合調整、すなわちバス支
配権の設定制御を行う。
時以外においては、システムバス１０を介するデ
ータ転送は、プロセツサMPU―ＡあるいはMPU
―Ｂがバスマスタとなつて制御する。バスアービ
タ１は、プロセツサMPU―ＡおよびMPU―Ｂに
よるバス使用権要求の競合調整、すなわちバス支
配権の設定制御を行う。
プロセツサMPU―ＡあるいはMPU―Ｂが入出
力処理を行う場合には、特定の入出力プロセツサ
IOP―ＡあるいはIOP―Ｂをレジスタから指定し
て処理を依頼することになる。
力処理を行う場合には、特定の入出力プロセツサ
IOP―ＡあるいはIOP―Ｂをレジスタから指定し
て処理を依頼することになる。
異なるアーキテクチユアをもつプロセツサを複
数個共存させたマルチプロセツサシステムの情報
処理装置は、各プロセツサのバスの構造、メモリ
空間、OSの違いによるフアイル構造、マルチタ
スク方式などがまちまちであることによつて、プ
ロセツサ、入出力プロセツサ、入出力装置等の間
のインタフエースに制限事項が多くなり、またプ
ロセツサごとのIPL処理や割り込みの受付処理が
面倒になつて使いにくいという問題があつた。
数個共存させたマルチプロセツサシステムの情報
処理装置は、各プロセツサのバスの構造、メモリ
空間、OSの違いによるフアイル構造、マルチタ
スク方式などがまちまちであることによつて、プ
ロセツサ、入出力プロセツサ、入出力装置等の間
のインタフエースに制限事項が多くなり、またプ
ロセツサごとのIPL処理や割り込みの受付処理が
面倒になつて使いにくいという問題があつた。
本発明は、上記問題点を解決するために、アー
キテクチユアの異なる複数のプロセツサをそのア
イドル（空き）状態においては入出力プロセツサ
として機能できるようにするとともにバス制御手
段（バスアービタ）にプロセツサ切り換え機能を
もたせるもので、その手段として、複数のアーキ
テクチユアの異なるプロセツサ手段と、主メモリ
手段と、バス支配権制御手段と、入出力手段とを
含むマルチプロセツサシステムの情報処理装置に
おいて、上記各プロセツサ手段はアドレス付けさ
れているとともに本来のプロセツサ機能と入出力
プロセツサ機能とを有して、アイドル状態におい
て上記バス支配権制御手段からの指示により入出
力プロセツサ機能を果たすように構成され、さら
にバス支配権制御手段は、１つのプロセツサをア
ドレス指定するプロセツサアドレスレジスタと、
該指定したプロセツサに本来のプロセツサ機能を
果たさせるか入出力プロセツサ機能を果たさせる
かを指示するコマンドとIPLあるいは割り込み等
の処理状態を表示するステータスとを通知するプ
ロセツサコマンド／ステータスレジスタと、プロ
セツサの切り換えを実行開始させる切り換えレジ
スタと、割り込み処理用プロセツサの切り換えを
指示する割り込みレジスタとをそなえ、各プロセ
ツサは、バス支配権制御手段中の上記各レジスタ
に同等にアクセス可能であつて、必要に応じて互
いに他のプロセツサを切り換える指定を行い、ま
たジヨブの内容に応じての入出力プロセツサの指
定と割り込みによる自動切り換えの指定とを行
い、バス支配権制御部は、上記指定された内容に
したがつてプロセツサの切り換えを制御すること
を特徴とするものである。
キテクチユアの異なる複数のプロセツサをそのア
イドル（空き）状態においては入出力プロセツサ
として機能できるようにするとともにバス制御手
段（バスアービタ）にプロセツサ切り換え機能を
もたせるもので、その手段として、複数のアーキ
テクチユアの異なるプロセツサ手段と、主メモリ
手段と、バス支配権制御手段と、入出力手段とを
含むマルチプロセツサシステムの情報処理装置に
おいて、上記各プロセツサ手段はアドレス付けさ
れているとともに本来のプロセツサ機能と入出力
プロセツサ機能とを有して、アイドル状態におい
て上記バス支配権制御手段からの指示により入出
力プロセツサ機能を果たすように構成され、さら
にバス支配権制御手段は、１つのプロセツサをア
ドレス指定するプロセツサアドレスレジスタと、
該指定したプロセツサに本来のプロセツサ機能を
果たさせるか入出力プロセツサ機能を果たさせる
かを指示するコマンドとIPLあるいは割り込み等
の処理状態を表示するステータスとを通知するプ
ロセツサコマンド／ステータスレジスタと、プロ
セツサの切り換えを実行開始させる切り換えレジ
スタと、割り込み処理用プロセツサの切り換えを
指示する割り込みレジスタとをそなえ、各プロセ
ツサは、バス支配権制御手段中の上記各レジスタ
に同等にアクセス可能であつて、必要に応じて互
いに他のプロセツサを切り換える指定を行い、ま
たジヨブの内容に応じての入出力プロセツサの指
定と割り込みによる自動切り換えの指定とを行
い、バス支配権制御部は、上記指定された内容に
したがつてプロセツサの切り換えを制御すること
を特徴とするものである。
本発明にもとづく手段により、バス支配権の制
御と同時に、動作中のプロセツサに適合する入出
力プロセツサを容易に選択して割込み処理、
DMA機能を含めて動作せることができる。
御と同時に、動作中のプロセツサに適合する入出
力プロセツサを容易に選択して割込み処理、
DMA機能を含めて動作せることができる。
以下に、本発明の詳細を実施例にしたがつて説
明する。
明する。
第１図は本発明の１実施例の全体構成図であ
る。図中、１１はバスアービタ、１２乃至１５は
それぞれプロセツサMPU機能と入出力プロセツ
サIOP機能とをもつプロセツサMPU／IOP―１
乃至MPU／IOP―Ｎであり、１６は主メモリ、
１７および１８は入出力装置Ｉ／Ｏ、１９はバス
直結型DMAコントローラDMAC、２０はシステ
ムバス、１３ａおよび１５ａはMPU直結型の
DMAコントローラDMACを表す。
る。図中、１１はバスアービタ、１２乃至１５は
それぞれプロセツサMPU機能と入出力プロセツ
サIOP機能とをもつプロセツサMPU／IOP―１
乃至MPU／IOP―Ｎであり、１６は主メモリ、
１７および１８は入出力装置Ｉ／Ｏ、１９はバス
直結型DMAコントローラDMAC、２０はシステ
ムバス、１３ａおよび１５ａはMPU直結型の
DMAコントローラDMACを表す。
プロセツサMPU／IOP―１乃至MPU／IOP―
Ｎは、バスアービタ１１の制御のもとに、MPU
バスマスタとして指定されているときにMPUと
して動作し、アイドル状態になつているときに、
MPUからの指示によりあるいは割り込み要求に
応答して、IOPとして動作し、バスマスタとな
る。
Ｎは、バスアービタ１１の制御のもとに、MPU
バスマスタとして指定されているときにMPUと
して動作し、アイドル状態になつているときに、
MPUからの指示によりあるいは割り込み要求に
応答して、IOPとして動作し、バスマスタとな
る。
DMAコントローラには、MPU直結型のもの
１３ａ，１５ａと、バス直結型のもの１９とが許
されるが、後者のものに高い優先度が与えられ
る。
１３ａ，１５ａと、バス直結型のもの１９とが許
されるが、後者のものに高い優先度が与えられ
る。
バスアービタ１１はバス支配権制御を行うが、
特に本発明により、アイドル状態のプロセツサを
IOPに切り換える機能と、割り込み要求時に割り
込み処理を行うプロセツサをMPUあるいはIOP
として動作するように切り換える機能をもつ。
特に本発明により、アイドル状態のプロセツサを
IOPに切り換える機能と、割り込み要求時に割り
込み処理を行うプロセツサをMPUあるいはIOP
として動作するように切り換える機能をもつ。
バスアービタ１１が行うバス支配権制御には、
次の４種のシーケンスがある。すなわち、電源投
入時に各プロセツサを順次クリヤしたりIPLする
システム立上げシーケンスと、複数のバスマスタ
競合時にバス支配権の裁定を行うバス支配権裁定
シーケンスと、割り込み要求時に必要な場合割り
込み処理プロセツサを切り換える割り込みシーケ
ンスと、動作中のプロセツサからの要求によりア
イドル状態のプロセツサを入出力プロセツサに切
り換えるIOP切り換えシーケンスとである。
次の４種のシーケンスがある。すなわち、電源投
入時に各プロセツサを順次クリヤしたりIPLする
システム立上げシーケンスと、複数のバスマスタ
競合時にバス支配権の裁定を行うバス支配権裁定
シーケンスと、割り込み要求時に必要な場合割り
込み処理プロセツサを切り換える割り込みシーケ
ンスと、動作中のプロセツサからの要求によりア
イドル状態のプロセツサを入出力プロセツサに切
り換えるIOP切り換えシーケンスとである。
第３図は第１図に示す実施例システムにおける
バスアービタ１１の詳細な構成図である。図中、
２１はプライオリテイエンコーダ、２２はデマル
チプレクサ、２３は割り込みに応じたプロセツサ
を選択するレジスタフアイル、２４はタイマ、２
５は割り込み処理がプロセツサ切り換えを伴うか
否かを決める割り込みレジスタ、２６はプロセツ
サが切り換えられたときの状態を指定するプロセ
ツサコマンド／ステータスレジスタPCSR、２７
はプロセツサの切り換えを指示するプロセツサ切
り換えレジスタPEXR、２８はプロセツサを指定
するプロセツサアドレスレジスタPADR、２９
はＤラツチ、３０は制御用フアームウエアを格納
したROM、３１はＤラツチを表す。また信号を
表す記号の内容は次の通りである。
バスアービタ１１の詳細な構成図である。図中、
２１はプライオリテイエンコーダ、２２はデマル
チプレクサ、２３は割り込みに応じたプロセツサ
を選択するレジスタフアイル、２４はタイマ、２
５は割り込み処理がプロセツサ切り換えを伴うか
否かを決める割り込みレジスタ、２６はプロセツ
サが切り換えられたときの状態を指定するプロセ
ツサコマンド／ステータスレジスタPCSR、２７
はプロセツサの切り換えを指示するプロセツサ切
り換えレジスタPEXR、２８はプロセツサを指定
するプロセツサアドレスレジスタPADR、２９
はＤラツチ、３０は制御用フアームウエアを格納
したROM、３１はＤラツチを表す。また信号を
表す記号の内容は次の通りである。
BR０〜３ バス支配権要求
BG バス許諾
BGAD０〜２ バス許諾アドレス
BGEP プロセツサバス許諾
BRLS バス解放要求
BBSY バスビジー
BCLK コンスタントクロツク
IRQ７〜０ 割り込み要求
IPL０〜２ エンコーデイツド割り込み要
求 プライオリテイエンコーダ２１は、外部からの
割り込み要求信号IRQ０〜７を割り込みレベルに
変換し、最も優先度の高いレベルを選択して、デ
マルチプレクサ２２へ供給する。
求 プライオリテイエンコーダ２１は、外部からの
割り込み要求信号IRQ０〜７を割り込みレベルに
変換し、最も優先度の高いレベルを選択して、デ
マルチプレクサ２２へ供給する。
デマルチプレクサ２２は、割り込みレジスタ２
５にセツトされている値にしたがつて、選択され
た割り込みレベルをエンコーデイツド割り込み要
求信号IPL０〜２として動作中のプロセツサ
MPU／IOPへ出力するか、あるいは他のプロセ
ツサを割り込み処理用に選択するためレジスタフ
アイル２３へ供給する。
５にセツトされている値にしたがつて、選択され
た割り込みレベルをエンコーデイツド割り込み要
求信号IPL０〜２として動作中のプロセツサ
MPU／IOPへ出力するか、あるいは他のプロセ
ツサを割り込み処理用に選択するためレジスタフ
アイル２３へ供給する。
レジスタフアイル２３には、割り込みレベルに
対応して割り込み処理を行うプロセツサのアドレ
スを示すテーブルが予め格納されており、プロセ
ツサの選択情報としてプロセツサアドレスレジス
タ２８へ供給される。
対応して割り込み処理を行うプロセツサのアドレ
スを示すテーブルが予め格納されており、プロセ
ツサの選択情報としてプロセツサアドレスレジス
タ２８へ供給される。
タイマ２４は、１つのプロセツサが一定時間以
上バスを占有してホールト状態を続けるのを禁止
するために設けられ、予め定められた一定時間が
経過すると、デマルチプレクサを介して強制的に
最上位の優先レベルをもつ割り込み要求を発生さ
せ、システムダウンを生じる確率を減少させる。
上バスを占有してホールト状態を続けるのを禁止
するために設けられ、予め定められた一定時間が
経過すると、デマルチプレクサを介して強制的に
最上位の優先レベルをもつ割り込み要求を発生さ
せ、システムダウンを生じる確率を減少させる。
割り込みレジスタ２５は、割り込み処理のため
にプロセツサを切り換える必要があるか否かを指
定するためにセツトされる。
にプロセツサを切り換える必要があるか否かを指
定するためにセツトされる。
プロセツサコマンド／ステータスレジスタ
PCSR２６は、切り換え対象のプロセツサに
MPUあるいはIOPのいずれで機能させるなどを
指示するコマンドとコールドスタートIPL、割り
込み、割り込み終了などのステータスを通知する
ためのレジスタである。
PCSR２６は、切り換え対象のプロセツサに
MPUあるいはIOPのいずれで機能させるなどを
指示するコマンドとコールドスタートIPL、割り
込み、割り込み終了などのステータスを通知する
ためのレジスタである。
切り換えレジスタPEXR２７は、プロセツサの
切り換えを行う場合に、プロセツサコマンド／ス
テータスレジスタPCSR２６やプロセツサアドレ
スレジスタPADR２８などの必要情報のセツト
が準備完了したとき、切り換えの実行開始を指示
するために使用される。
切り換えを行う場合に、プロセツサコマンド／ス
テータスレジスタPCSR２６やプロセツサアドレ
スレジスタPADR２８などの必要情報のセツト
が準備完了したとき、切り換えの実行開始を指示
するために使用される。
プロセツサアドレスレジスタPADR２８は、
切り換え対象のプロセツサのアドレスを指定する
ために使用される。現在動作中のMPUバスマス
タからIOPとして指定されたプロセツサアドレス
（システムバス経由）あるいはレジスタフアイル
２３から読み出された割り込み処理用プロセツサ
アドレスのいずれかがセツトされる。MPUバス
マスタがIOPを指定する際に同時にレジスタフア
イル２３にプロセツサアドレスをセツトしておけ
ば、入出力装置からの割り込み要求に対して直ち
にIOPを応答させることができる。
切り換え対象のプロセツサのアドレスを指定する
ために使用される。現在動作中のMPUバスマス
タからIOPとして指定されたプロセツサアドレス
（システムバス経由）あるいはレジスタフアイル
２３から読み出された割り込み処理用プロセツサ
アドレスのいずれかがセツトされる。MPUバス
マスタがIOPを指定する際に同時にレジスタフア
イル２３にプロセツサアドレスをセツトしておけ
ば、入出力装置からの割り込み要求に対して直ち
にIOPを応答させることができる。
ROM３０は、バス支配権制御のための制御論
理テーブルが格納されている。Ｄラツチ２９はバ
ス支配権要求信号BR０〜３とプロセツサアドレ
スレジスタPADR２８からのプロセツサアドレ
スとがセツトされ、ROM３０をアクセスするた
めに使用される。Ｄラツチ３１は、ROM３０か
ら出力された制御信号BG，BGEP，BGAD０〜
２，BRLSを一旦保持するために使用される。
理テーブルが格納されている。Ｄラツチ２９はバ
ス支配権要求信号BR０〜３とプロセツサアドレ
スレジスタPADR２８からのプロセツサアドレ
スとがセツトされ、ROM３０をアクセスするた
めに使用される。Ｄラツチ３１は、ROM３０か
ら出力された制御信号BG，BGEP，BGAD０〜
２，BRLSを一旦保持するために使用される。
次にバスアービタ１１による前述した４つのバ
ス支配権制御シーケンスを、第３図の構成を参照
しながら順次説明する。
ス支配権制御シーケンスを、第３図の構成を参照
しながら順次説明する。
(1) システム立上げシーケンス
電源投入後はすぐに立ち上げシーケンスに入
り、Ｄラツチ３１の出力BG，BGEP，BGAD，
BRLSはすべてネゲート状態すなわち非アクテ
イブレベルにある。リセツトが解除されると
BGEPがアクテイブとなり、まず“000”にア
ドレシングされたプロセツサがシステムのイニ
シヤライズを行う。システム内にキヤツシユメ
モリを具備したプロセツサが実装されていれ
ば、そのキヤツシユメモリのクリアなども行
う。バスアービタ１１は、プロセツサコマン
ド／ステータスレジスタPCSR２６を“IPL”
として、順次プロセツサの切り換えを行い、バ
ス支配権を渡す。バス支配権を受けとつたプロ
セツサ、すなわちバスマスタは、自身のイニシ
ヤライズを行つてからバス支配権を返す。バス
支配権を渡してしまつたあとのプロセツサは、
システムバスに対してアイドル状態となつてい
る。
り、Ｄラツチ３１の出力BG，BGEP，BGAD，
BRLSはすべてネゲート状態すなわち非アクテ
イブレベルにある。リセツトが解除されると
BGEPがアクテイブとなり、まず“000”にア
ドレシングされたプロセツサがシステムのイニ
シヤライズを行う。システム内にキヤツシユメ
モリを具備したプロセツサが実装されていれ
ば、そのキヤツシユメモリのクリアなども行
う。バスアービタ１１は、プロセツサコマン
ド／ステータスレジスタPCSR２６を“IPL”
として、順次プロセツサの切り換えを行い、バ
ス支配権を渡す。バス支配権を受けとつたプロ
セツサ、すなわちバスマスタは、自身のイニシ
ヤライズを行つてからバス支配権を返す。バス
支配権を渡してしまつたあとのプロセツサは、
システムバスに対してアイドル状態となつてい
る。
実装されたプロセツサすべてに対してイニシ
ヤライズが終わつた時点で、アドレス“000”
のプロセツサがバス支配権をとり、ブートスト
ラツプの読み込みを行う。その後、ブートスト
ラツプのデータを分析し、たとえばその使用言
語の種別が何であるかを調べて、予め設定して
ある対応表により、対応する１つのプロセツサ
を特定し、そのアドレスをプロセツサアドレス
レジスタPADR２８にセツトして、ステータ
スを電源立上げであることを示す“コールドス
タート”として、プロセツサコマンド／ステー
タスレジスタPCSR２６にセツトし、プロセツ
サを切り換える。この切り換えられたプロセツ
サがバスマスタとなる。
ヤライズが終わつた時点で、アドレス“000”
のプロセツサがバス支配権をとり、ブートスト
ラツプの読み込みを行う。その後、ブートスト
ラツプのデータを分析し、たとえばその使用言
語の種別が何であるかを調べて、予め設定して
ある対応表により、対応する１つのプロセツサ
を特定し、そのアドレスをプロセツサアドレス
レジスタPADR２８にセツトして、ステータ
スを電源立上げであることを示す“コールドス
タート”として、プロセツサコマンド／ステー
タスレジスタPCSR２６にセツトし、プロセツ
サを切り換える。この切り換えられたプロセツ
サがバスマスタとなる。
このようにして、“000”のプロセツサが読み
込んだブートストラツプに基づいて、適合する
プロセツサを自動的に選択してIPLさせ、最初
のMPUバスマスタとして動作させることがで
きる。
込んだブートストラツプに基づいて、適合する
プロセツサを自動的に選択してIPLさせ、最初
のMPUバスマスタとして動作させることがで
きる。
以下の乃至に電源立上げシーケンス全体
の手順を示す。
の手順を示す。
システムリセツト時はBGAD０〜２はバ
ス許諾アドレス“000”を指し、すべてのプ
ロセツサはリセツト状態となる。
ス許諾アドレス“000”を指し、すべてのプ
ロセツサはリセツト状態となる。
リセツトが解除されるとバス許諾アドレス
“000”に対応した動作を開始し、システム全
体のイニシヤライズを行う。
“000”に対応した動作を開始し、システム全
体のイニシヤライズを行う。
プロセツサコマンド／ステータスレジスタ
PCSR２６のイニシヤライズも行う。
PCSR２６のイニシヤライズも行う。
プロセツサコマンド／ステータスレジスタ
PCSR２６に“IPLステータス”を書き込み、
実装されているプロセツサが現に自身のイニ
シヤライズをしてゆく。
PCSR２６に“IPLステータス”を書き込み、
実装されているプロセツサが現に自身のイニ
シヤライズをしてゆく。
バスマスタがプロセツサの“000”に戻つ
た時点では、他のプロセツサはアイドルモー
ドになつている。
た時点では、他のプロセツサはアイドルモー
ドになつている。
IPLによりブートストラツプの読み込みが
行われた時点で、ブートストラツプのデータ
により対応すべきプロセツサがどれかを判断
する。
行われた時点で、ブートストラツプのデータ
により対応すべきプロセツサがどれかを判断
する。
対応すべきプロセツサのアドレスをプロセ
ツサアドレスレジスタPADR２８にセツト
し、ステータスとして“コールドスタート”
を書き込み、プロセツサの切り換えをする。
ツサアドレスレジスタPADR２８にセツト
し、ステータスとして“コールドスタート”
を書き込み、プロセツサの切り換えをする。
(2) バス支配権裁定シーケンス
このシーケンスは既存の方式であり、外部か
らのバスの要求がない間のみプロセツサがバス
マスタとなる。
らのバスの要求がない間のみプロセツサがバス
マスタとなる。
以下の乃至にバス支配権裁定シーケンス
全体の手順を示す。
全体の手順を示す。
BR０〜３のいずれかがアクテイブとな
る。
る。
BGEPがネゲートされプロセツサはバス支
配権を放棄する。
配権を放棄する。
優先順位を比較し、最も高いプライオリテ
イを持つレベルをセツトする。
イを持つレベルをセツトする。
優先順位の低いものがバスを使用していれ
ばBRLSを出力する。
ばBRLSを出力する。
BRLSをうけとつたバスマスタは一旦
BBSYをネゲートし、あらためてBRnを出
力する。
BBSYをネゲートし、あらためてBRnを出
力する。
BBSYがネゲートされ、サイクルが完全に
終了するのを待つてBG及びレベルをBGAD
へ出力する。
終了するのを待つてBG及びレベルをBGAD
へ出力する。
自分の出しているレベルと一致しているこ
とを確かめたバスマスタがBBSYをアクテイ
ブにし、BRをおろす。
とを確かめたバスマスタがBBSYをアクテイ
ブにし、BRをおろす。
バスアービタは、BR０〜３がいずれも出
力されていなければBGEPとプロセツサアド
レスレジスタの内容をBGAD０〜２に出力
する。BRがあれば再び裁定を行う。
力されていなければBGEPとプロセツサアド
レスレジスタの内容をBGAD０〜２に出力
する。BRがあれば再び裁定を行う。
(3) 割り込みシーケンス
割り込みシーケンスではプライオリテイをと
つた後、通常のようにバスへ割り込み信号を出
力するモードと、割り込み要求があつた場合、
特定プロセツサがその処理を行うモードとがあ
る。前者のモードでは、通常の通り動作中のプ
ロセツサが処理をするだけであるが、後者では
あらかじめレジスタフアイル２３へ割り込みレ
ベルに応じたプロセツサアドレスを設定してお
き、割り込みレジスタ２５を“イネーブル”に
しておけば、割り込み要求がおこると、コマン
ドを“割り込み”にして自動的に指定されてい
るプロセツサへの切り換えが行われる。なおス
テータス中には割り込み前のプロセツサアドレ
スがあるので、これをもとに割り込み処理の終
わりにセツトする。また復帰ステータスには、
“割り込み終了”をプロセツサからセツトする。
つた後、通常のようにバスへ割り込み信号を出
力するモードと、割り込み要求があつた場合、
特定プロセツサがその処理を行うモードとがあ
る。前者のモードでは、通常の通り動作中のプ
ロセツサが処理をするだけであるが、後者では
あらかじめレジスタフアイル２３へ割り込みレ
ベルに応じたプロセツサアドレスを設定してお
き、割り込みレジスタ２５を“イネーブル”に
しておけば、割り込み要求がおこると、コマン
ドを“割り込み”にして自動的に指定されてい
るプロセツサへの切り換えが行われる。なおス
テータス中には割り込み前のプロセツサアドレ
スがあるので、これをもとに割り込み処理の終
わりにセツトする。また復帰ステータスには、
“割り込み終了”をプロセツサからセツトする。
以下の乃至に割り込みシーケンス全体の
手順を示す。
手順を示す。
IRQ０〜７がアクテイベートされる。
優先順位を比較し、最も高いプライオリテ
イをもつレベルをIPL０〜２へ出力する。
イをもつレベルをIPL０〜２へ出力する。
割り込みレジスタの指定は切り換えか？
切り換え不要であれば、現在MPUとして
動作中のプロセツサが割り込み処理を行う。
動作中のプロセツサが割り込み処理を行う。
で切り換えが必要な場合、レジスタフア
イルの中からレベルに該当するアドレスを
PADRにセツトし、PCSRを“割り込み”に
セツトし、PEXR操作をして、プロセツサ切
り換えを行う。
イルの中からレベルに該当するアドレスを
PADRにセツトし、PCSRを“割り込み”に
セツトし、PEXR操作をして、プロセツサ切
り換えを行う。
指定されたプロセツサが割り込み処理を行
う。必要ならIOCBをセツト、PCSRを“割
り込み終了”とし、プロセツサを切り換えて
バス支配権をはなす。
う。必要ならIOCBをセツト、PCSRを“割
り込み終了”とし、プロセツサを切り換えて
バス支配権をはなす。
(4) IOP切り換えシーケンス
プロセツサMPU／IOPにおいてはバスの支
配権を自分で判定する必要はない。システムバ
スに対してバスマスタとなるモードと、アイド
ルとなるモードの２種の状態がある。後者では
バスにつながる素子はすべてアクテイブにドラ
イブすることはない。前者では、MPUとして
動作する場合とIOPとして動作する場合とがあ
り、これの判定はPCSR２６の内容によつて行
う。
配権を自分で判定する必要はない。システムバ
スに対してバスマスタとなるモードと、アイド
ルとなるモードの２種の状態がある。後者では
バスにつながる素子はすべてアクテイブにドラ
イブすることはない。前者では、MPUとして
動作する場合とIOPとして動作する場合とがあ
り、これの判定はPCSR２６の内容によつて行
う。
バスマスタ／アイドルのモードは、プロセツ
サがBGEPとBGAD０〜２で判定して行う。即
ちBGEPがアクテイブでかつ自身にアドレスと
してふられた番号とBGAD０〜２を比較して、
一致したときにバスマスタとなり、他ではアイ
ドルとなる。
サがBGEPとBGAD０〜２で判定して行う。即
ちBGEPがアクテイブでかつ自身にアドレスと
してふられた番号とBGAD０〜２を比較して、
一致したときにバスマスタとなり、他ではアイ
ドルとなる。
なおMPUに直結してDMAコントローラが
実装されている場合には、MPUとDMAのバ
ス交換は内部でおこなわれるので、システムバ
スに対しては同一のバスマスタとして見えるよ
うになる。
実装されている場合には、MPUとDMAのバ
ス交換は内部でおこなわれるので、システムバ
スに対しては同一のバスマスタとして見えるよ
うになる。
またプロセツサMPU／IOPは、特定入出力
装置の処理専用のフアームウエアをもつたイン
テリジエントコントローラであつてもよい。す
なわち、システムバスに対してアイドルでさえ
あれば、アイドル状態中にローカルバスを動か
すことができるからである。
装置の処理専用のフアームウエアをもつたイン
テリジエントコントローラであつてもよい。す
なわち、システムバスに対してアイドルでさえ
あれば、アイドル状態中にローカルバスを動か
すことができるからである。
第４図に、IOP切り換えシーケンスの全体の
手順をフローで示す。
手順をフローで示す。
（発明の効果〕
以上のように本発明によれば、プロセツサカー
ドの設計時に基本仕様さえみたすようにしておけ
ば、システムへの任意のプロセツサカードの追加
が容易であり、必ず上位からコンパチブルなシス
テムが構成できる。
ドの設計時に基本仕様さえみたすようにしておけ
ば、システムへの任意のプロセツサカードの追加
が容易であり、必ず上位からコンパチブルなシス
テムが構成できる。
また以前のシステムに新しいプロセツサカード
や入出力装置を追加するなどのシステム拡張を行
つた場合に、それまでの入出力処理を拡張システ
ムに移植する必要がなく、たとえば以前の入出力
処理装置を利用する場合には、以前のシステム部
分を機能化すればよく、システム拡張が容易とな
る。
や入出力装置を追加するなどのシステム拡張を行
つた場合に、それまでの入出力処理を拡張システ
ムに移植する必要がなく、たとえば以前の入出力
処理装置を利用する場合には、以前のシステム部
分を機能化すればよく、システム拡張が容易とな
る。
さらにIPLを行う場合に、OSが異なるごとに
ハード設定を変更する必要がなく、OSに対応す
るプロセツサをブートストラツプの分析により自
動的に選択することができる。
ハード設定を変更する必要がなく、OSに対応す
るプロセツサをブートストラツプの分析により自
動的に選択することができる。
なお、メモリ管理ユニツトを用いて物理アドレ
スが衝突しないようにして、異なつつたプロセツ
サで異なつたOSを並行して走らせるバスシエア
リングシステムを実現することが可能である。ま
たインテリジエントＩ／Ｏコントローラ内のフア
ームウエアプロセツサやDMAコントローラをバ
スマスタにした高速DMAチヤネルの接続を可能
にすることができる。
スが衝突しないようにして、異なつつたプロセツ
サで異なつたOSを並行して走らせるバスシエア
リングシステムを実現することが可能である。ま
たインテリジエントＩ／Ｏコントローラ内のフア
ームウエアプロセツサやDMAコントローラをバ
スマスタにした高速DMAチヤネルの接続を可能
にすることができる。
このように、本発明によればシステム構成の拡
張変更が容易になり、しかも高い処理効率を維持
することができる。
張変更が容易になり、しかも高い処理効率を維持
することができる。
第１図は本発明による情報処理装置の１実施例
の全体構成図、第２図は従来の情報処理装置の１
例の構成図、第３図は第１図に示す実施例におけ
るバスアービタの詳細構成図、第４図はIOP切り
換えシーケンスのフロー図である。 図中、１１はバスアービタ、１２乃至１５はプ
ロセツサMPU／IOP、１６は主メモリ、１７お
よび１８は入出力装置Ｉ／Ｏ、１９はDMAコン
トローラDMAC、２０はシステムバスを表す。
の全体構成図、第２図は従来の情報処理装置の１
例の構成図、第３図は第１図に示す実施例におけ
るバスアービタの詳細構成図、第４図はIOP切り
換えシーケンスのフロー図である。 図中、１１はバスアービタ、１２乃至１５はプ
ロセツサMPU／IOP、１６は主メモリ、１７お
よび１８は入出力装置Ｉ／Ｏ、１９はDMAコン
トローラDMAC、２０はシステムバスを表す。
Claims (1)
- １ 複数のアーキテクチユアの異なるプロセツサ
手段と、主メモリ手段と、バス支配権制御手段
と、入出力手段とを含むマルチプロセツサシステ
ムの情報処理装置において、上記各プロセツサ手
段はアドレス付けされているとともに本来のプロ
セツサ機能と入出力プロセツサ機能とを有して、
アイドル状態において上記バス支配権制御手段か
らの指示により入出力プロセツサ機能を果たすよ
うに構成され、さらにバス支配権制御手段は、１
つのプロセツサをアドレス指定するプロセツサア
ドレスレジスタと、該指定したプロセツサに本来
のプロセツサ機能を果たさせるか入出力プロセツ
サ機能を果たさせるかを指示するコマンドとIPL
あるいは割り込み等の処理状態を表示するステー
タスとを通知するプロセツサコマンド／ステータ
スレジスタと、プロセツサの切り換えを実行開始
させる切り換えレジスタと、割り込み処理用プロ
セツサの切り換えを指示する割り込みレジスタと
をそなえ、各プロセツサは、バス支配権制御手段
中の上記各レジスタに同等にアクセス可能であつ
て、必要に応じて互いに他のプロセツサを切り換
える指定を行い、またジヨブの内容に応じての入
出力プロセツサの指定と割り込みによる自動切り
換えの指定とを行い、バス支配権制御部は、上記
指定された内容にしたがつてプロセツサの切り換
えを制御することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10903584A JPS60252977A (ja) | 1984-05-29 | 1984-05-29 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10903584A JPS60252977A (ja) | 1984-05-29 | 1984-05-29 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60252977A JPS60252977A (ja) | 1985-12-13 |
| JPH0127457B2 true JPH0127457B2 (ja) | 1989-05-29 |
Family
ID=14499954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10903584A Granted JPS60252977A (ja) | 1984-05-29 | 1984-05-29 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60252977A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5155809A (en) * | 1989-05-17 | 1992-10-13 | International Business Machines Corp. | Uncoupling a central processing unit from its associated hardware for interaction with data handling apparatus alien to the operating system controlling said unit and hardware |
| JP5437556B2 (ja) | 2006-07-12 | 2014-03-12 | 日本電気株式会社 | 情報処理装置およびプロセッサ機能変更方法 |
-
1984
- 1984-05-29 JP JP10903584A patent/JPS60252977A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60252977A (ja) | 1985-12-13 |
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