JPS60252977A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、異なるアーキテクチュアのプロセッサを含む
マルチプロセッサシステムの情報処理装置に係わり、特
にバス支配権の裁定をプロセッサの切り換え後のジョブ
内容に応したインテリジェントなバス支配権制御手段を
そなえた情報処理装置に関する。

（従来技術〕 従来の小型の情報処理装置は、単一ブロモ・７サシステ
ムとして構成されているのが普通であり。

その場合は使用できるソフトウェアがそのプロセッサ用
のもの一種類に限定されていた。しかし最近になって各
種のアーキテクチュアをもつプロセッサが普及してきて
、ソフトウェアもそれらのプロセッサ用に各種作成され
るようになっている。

そのため、情報処理装置に使用できるソフトウェアの範
囲を拡大する必要性が増大し、２種以上の異なるアーキ
テクチュアをもつプロセッサを共存させたマルチプロセ
ッサシステムの情報処理装置が多く見られるようになっ
ている。

第２図はこのような情報処理装置の１構成例を示したも
ので１図中、１はバスアービタ、２および３はそれぞれ
異なるアーキテクチュアのプロセッサＭＰＵ−Ａおよび
ＭＰＵ−Ｂ、４および５はそれぞれ異なるアーキテクチ
ュアの入出カプロセッサｌ０Ｐ−Ａおよびｌ０Ｐ−Ｂ、
６は主メモリ。

７および８は入出力装置１１１０．９はバス直結型のＤ
ＭＡコントローラＤＭＡＣ，１０はシステムバスを示す
。

ＤＭＡコントローラＤＭＡＣ９のＤＭＡ転送動作時以外
においては、システムバス１０を介するデータ転送は、
プロセッサＭＰＵ−ＡあるいはＭＰＵ−Ｂがバスマスク
となって制御する。バスアービタ１は、プロセッサＭＰ
Ｕ−ＡおよびＭＰＵ−Ｂによるハス使用権要求の競合調
整、すなわちバス支配権の設定制御を行う。

プロセッサＭＰＵ−ＡあるいはＭＰＵ−Ｂが入出力処理
を行う場合には、特定の入出力ブロモ・ノサｌ０Ｐ−Ａ
あるいはｌ０Ｐ−Ｂをレジスタから指定して処理を依願
することになる。

〔発明が解決しようとする問題点〕

異なるアーキテクチュアをもつプロセッサを複数個共存
させたマルチブロモ・７サシステムの情報処理装置は、
各プロセッサのバスの構造、メモリ空間、Ｏ８の違いに
よるファイル構造、マルチタスク方式などがまちまちで
あることによって、ブロセノも入出力ブロセノ乞入出力
装置等の間のインタフェースに制限事項が多くなり、ま
たプロセッサごとのＩＰＬ処理や割り込みの受付処理が
面倒になって使いにくいという問題があった。

〔問題点を解決するための手段〕

本発明は、上記問題点を解決するために、アーキテクチ
ュアの異なる複数のプロセッサをそのアイドル（空き）
状態においては入出力ブロモ・７すとして機能できるよ
うにするとともにバス制御手段（ハスアービタ）にプロ
セッサ切り換え機能をもたせるもので、その手段として
、複数のアーキテクチュアの異なるプロセッサ手段と、
主メモリ手段と、バス支配権制御手段と、入出力手段と
を含むマルチプロセッサシステムの情報処理装置におい
て、上記各プロセッサ手段はアドレス付けされていると
ともに本来のプロセッサ機能と入出力プロセッサ機能と
を有して、アイドル状態において上記ハス支配権制御手
段からの指示により入出カプロセッサ機能を果たすよう
に構成され、さらにハス支配権制御手段は、１つのプロ
セッサをアドレス指定するプロセッサアドレスレジスタ
と。

該指定したプロセッサに本来のプロセッサ機能を果たさ
せるか入出カプロセッサ機能を果たさせるかを指示する
コマンドとＩＰＬあるいは割り込み等の処理状態を表示
するステータスとを通知するプロセッサコマンド／ステ
ータスレジスタと、プロセッサの切り換えを実行開始さ
せる切り換えレジスタと、割り込み処理用プロセッサの
切り換えを指示する割り込みレジスタとをそなえ、各プ
ロセッサは、ハス支配権制御手段中の上記各レジスタに
同等にアクセス可能であって、必要に応して互いに他の
プロセッサを切り換える指定を行い。

またジョブの内容に応じての入出カプロセッサの指定と
割り込みによる自動切り換えの指定とを行い、バス支配
置＠制御部は、上記指定された内容にしたがってプロセ
ッサの切り換えを制御することを特徴とするものである
。

〔作用〕

本発明にもとづく手段により、ハス支配権の制御と同時
に、動作中のプロセッサに適合する人出カプロセッサを
容易に選択して割込み処理、ＤＭＡ機能を含めて動作さ
せることができる。

〔実施例〕

以下に２本発明の詳細を実施例にしたがって説明する。

第１図は本発明の１実施例の全体構成図である。

図中、１１はハスアービタ、１２乃至１５はそれぞれプ
ロセッサＭＰｔＪ１９能と人出カプロセッサｌ０ＰＰａ
能とをもつブＬＩセソｔＭＰＵ／ｌ０Ｐ−１乃至ＭＰＵ
／ｌ０Ｐ−Ｎであり、１６は主メモリ。

１７および１８は入出力装置１１０．１９はハス直結型
ＤＭＡコントローラＤＭＡＣ，２０はシステムハス、１
３ａおよび１５ａはＭＰＵ直結型のＤＭＡコントローラ
ＤＭＡＣを表す。

プロセッサＭＰＵ／ｌ０Ｐ−１乃至ＭＰｔＪ／！０Ｐ−
Ｎは、バスアービタ１１の制御のもとに。

ＭＰＵハスマスクとして指定されているときにＭＰＵと
して動作し、アイドル状態になっているときに、ＭＰＵ
からの指示によりあるいは割り込み要求に応答して、Ｉ
ＯＰとして動作し２ハスマスタとなる。

ＤＭＡコントローラには、ＭＰＵ直結型のもの１３３．
１５ａと、バス直結型のもの１９とが許されるが、後者
のものに高い優先度が与えられる。

ハスアービタ１１はバス支配権制御を行うが。

特に本発明により、アイドル状態のプロセッサを１０Ｐ
に切り換える機能と９割り込み要求時に割り込み処理を
行うプロセッサをＭＰＵあるいはＩＯＰとして動作する
ように切り換える機能をもつ。

ハスアービタ１１が行うハス支配権制御には。

次の４種のシーケンスがある。すなわち、電源投入時に
各プロセッサを順次クリヤしたりＩＰＬするシステム立
上げシーケンスと、複数のバスマスク競合時にバス支配
権の裁定を行うバス支配権裁定シーケンスと１割り込み
要求時に必要な場合割り込み処理プロセッサを切り換え
る割り込みシーケンスと、動作中のプロセッサからの要
求によりアイドル状態のプロセッサを入出カプロセッサ
に切り換えるＩＯＰ切り換えシーケンスとである。

第３図は第１図に示す実施例システムにおけるハスアー
ビタ１１の詳細な構成図である。図中。

２１はプライオリティエンコーダ、２２はデマルチプレ
クサ、２３は割り込みに応じたブロセ、すを選択するレ
ジスタファイル、２４はタイマ、２５は割り込み処理が
プロセッサ切り換えを伴うか否かを決める割り込みレジ
スタ、２６はプロセッサが切り換えられたときの状態を
指定するプロセッサコマンド／ステータスレジスタＰＣ
３Ｒ，２７はプロセッサの切り換えを指示するプロセッ
サ切り換えレジスタＰＥＸＲ，２８はプロセッサを指定
するプロセッサアドレスレジスタＰＡＤＲ。

２９はＤラッチ、３０は制御用ファームウェアを格納し
たＲＯＭ、３１はＤラッチを表す。また信号を表す記号
の内容は次の通りである。

ＢＲＯ〜３　バス支配権要求 ＢＧ　ハス許諾 ＢＧＡＤＯ〜２　ハス許諾アドレス ＢＧＥＰ　プロセッサハス許諾 ＢＲＬＳ　ハス解放要求 ＢＢＳＹ　バスビジー ＢＣＬＫ　コンスタントクロック Ｉ　ＲＱ７〜０　割り込み要求 ＩＰＬＯ〜２　エンコープイツト割り込み要求プライオ
リティエンコーダ２１は、外部からの割り込み要求信号
（ＩＲＱＯ〜７）を割り込みレベルに変換し、最も優先
度の高いレベルを選択して、デマルチプレクサ２２へ供
給する。

デマルチプレクサ２２は１割り込みレジスタ２５にセン
トされている値にしたがって１選択された割り込みレベ
ルをエンコープイツト割り込み要求信号（ＩＰＬＯ〜２
）として動作中のプロセッサＭＰＵ／Ｉ○Ｐへ出力する
か、あるいは他のプロセッサを割り込み処理用に選択す
るためレジスタファイル２３へ供給する。

レジスタファイル２３には１割り込みレベルに対応して
割り込み処理を行うプロセッサのアドレスを示すテーブ
ルが予め格納されており、プロセッサの選択情報として
プロセッサアドレスレジスタ２８へ供給される。

タイマ２４は、１つのプロセッサが一定時間以上ハスを
占有してホールト状態を続けるのを禁止するために設け
られ、予め定められた一定時間が経過すると、デマルチ
プレクサを介して強制的に最上位の優先レベルをもつ割
り込み要求を発生させ、システｌ、ダウンを生じる確率
を減少させる。

割り込みレジスタ２５は１割り込み処理のためにプロセ
ッサを切り換える必要があるか否かを指定するためにセ
ントされる。

プロセッサコマンド／ステータスレジスタＰＣ３Ｒ２６
は、切り換え対象のプロセッサにＭＰＵあるいはＩＯＰ
のいずれで機能させるなどを指示するコマンドとコール
ドスタートＩＰＬ、割り込み２割り込み終了などのステ
ータスを通知するためのレジスタである。

切り換えレジスタＰＥＸＲ２７は、プロセッサの切り換
えを行う場合に、プロセッサコマンド／ステータスレジ
スタＰＣ３Ｒ２６やプロセッサアドレスレジスタＰＡＤ
Ｒ２８などの必要情報のセットが準備完了したとき、切
り換えの実行開始を指示するために使用される。

プロセッサアドレスレジスタＰＡＤＲ２８は。

切り換え対象のプロセッサのアドレスを指定するために
使用される。現在勤作中のＭＰＵバスマスクからＩＯＰ
として指定されたプロセッサアドレス（システムバス経
由）あるいはレジスタファイル２３から読み出された割
り込み処理用プロセッサアドレスのいずれかがセットさ
れる。ＭＰｔＪハスマスクがＩＯＰを指定する際に同時
にレジスタファイル２３にプロセッサアドレスをセット
しておけば、入出力装置からの割り込み要求に対して直
ちにＩＯＰを応答させることができる。

ＲＯＭ３０は、ハス支配権制御のための制御論理テーブ
ルが格納されている。Ｄラッチ２９はバス支配権要求信
号（ＢＲＯ〜３）とプロセッサアドレスレジスタＰＡＤ
Ｒ２８からのプロセッサアドレスとがセットされ、ＲＯ
Ｍ３０をアクセスするために使用される。Ｄラッチ３１
は、ＲＯＭ３０から出力された制御信号（ＢＧ、ＢＧＥ
Ｐ、ＢＧＡＤＯ〜２．ＢＲＬＳ）を一旦保持するために
使用される。

次ニハスアービタ１１による前述した４つのハス支配権
制御シーケンスを、第３図の構成を参照しながら順次説
明する。

（１）システム立上げシーケンス 電源投入後はすくに立ち上げシーケンスに入り。

Ｄラッチ３１の出力ＢＧ、ＢＧＥＰ、ＢＧＡＤ。

ＢＲＬＳはすべてネゲート状態すなわち非アクテイブレ
ベルにある。リセットが解除されるとＢＧＥＰがアクテ
ィブとなり、まず“０００　”にアドレシングされたプ
ロセッサがシステムのイニシャライズを行う。システム
内にキャッシュメモリを具備したプロセッサが実装され
ていれば、そのキャッシュメモリのクリアなども行う。

ハスアービタ１１は、プロセッサコマンド／ステータス
レジスタＰＣ３Ｒ２６を“Ｉ　Ｐ　Ｌ”として、順次プ
ロセッサの切り換えを行い、ハス支配権を渡す。ハス支
配権を受けとったプロセッサ、すなわちハスマスクは、
自身のイニシャライズを行ってからハス支配権を返す。

ハス支配権を渡してしまったあとのプロセッサは、シス
テムバスに対してアイドル状態となっている。

実装されたプロセッサすべてに対してイニシャライズが
終わった時点で、アドレス“０００”のプロセッサがバ
ス支配権をとり、ブートストラップの読み込みを行う。

その後、ブートストランプのデータを分析し、たとえば
その使用言語の種別が何であるかを調べて、予め設定し
である対応表により、対応する１つのプロセッサを特定
し、そのアドレスをプロセッサアドレスレジスタＰ　Ａ
　ＤＲ２８にセットして、ステータスを電源立上げであ
ることを示す“コールドスタート”として、プロセッサ
コマンド／ステータスレジスタＰＣ３Ｒ２６にセントし
、プロセッサを切り換える。この切り換えられたプロセ
ッサがハスマスクとなる。

このようにして、“０００”のプロセッサが読み込んだ
ブートストラップに基づいて、適合するプロセッサを自
動的に選択してＩＰＬさせ、最初のＭＰＵバスマスクと
して動作させることができる。

以下の■乃至■に電源立上げシーケンス全体の手順を示
す。

■　システムリセット時はＢＧＡＤＯ〜２はハス許諾ア
ドレス“０００”を指し、すべてのプロセッサはリセッ
ト状態となる。

■　リセットが解除されるとハス許諾アドレス“０００
”に対応した動作を開始し、システム全体のイニシャラ
イズを行う。

ブｌコセソサコマンド／ステータスレジスタＰＣ３Ｒ２
Ｇのイニシャライズも行う。

■　プロセッサコマンド／ステータスレジスタＰＣ３Ｒ
２らに°“ＩＰＬステータス”を書き込み２実装されて
いるプロセッサが現に自身のイニシャライズをしてゆく
。

■　ハスマスクがプロセッサの“０００”に戻った時点
では、他のプロセッサはアイドルモードになっている。

■　ＩＰＬによりブートスドラ、プの読み込みが行われ
た時点で、ブートストランプのデータによす対応すべき
プロセッサがどれかを判断する。

■　対応すべきプロセッサのアドレスをプロセッサアド
レスレジスタＰＡＤＲ２８にセットし。

ステータスとして“コールトスタービを書き込み、ブロ
セ／すの切り換えをする。

（２）バス支配権裁定シーケンス このシーケンスは既存の方式であり、外部からのバスの
要求がない間のみプロセッサが）＜スマスタとなる。

以下の■乃至■にバス支配権裁定シーケンス全体の手順
を示す。

■　ＢＲＯ〜３のいずれかがアクティブとなる。

■　ＢＧＥＰがネゲートされプロセッサはノヘス支配権
を放棄する。

■　優先順位を比較し、最も高いプライオリティを持つ
レベルをセットする。

■　優先順位の低いものがバスを使用して０れＧよ′Ｂ
ＲＬＳを出力する。

■　ＢＲＬＳをうけとったノｈスマスタは一旦Ｂ　ＢＳ
Ｙをネゲートし、あらためてＢＲｎを出力する。

■　ＢＢＳＹがネゲートされ、サイクｌしが完全Ｇこ終
了するのを待ってＢＧ及びレベルをＢＣＡＤへ出力する
。

■　自分の出しているレベルと一致していることを確か
めたバスマスタがＢＢＳＹをアクティブにし、ＢＲをお
ろす。

■　バスアービタは、ＢＲＯ〜３がいずれも出力されて
いなければＢＧＥＰとプロセッサアドレスレジスタの内
容をＢＧＡＤＯ〜２に出力する。

ＢＲがあれば再び裁定を行う。

（３）割り込みシーケンス 割り込みシーケンスではプライオリティをとった後１通
常のようにバスへ割り込み信号を出力するモードと２割
り込み要求があった場合、特定プロセッサがその処理を
行うモードとがある。前者のモードでは１通常の通り動
作中のプロセッサが処理をするだけであるが、後者では
あらかじめレジスタファイル２３へ割り込みレベルに応
したプロセッサアドレスを設定しておき１割り込みレジ
スタ２５を“イネーブル”にしておけば１割り込み要求
がおこると、コマンドを“割り込み”にして自動的に指
定されているプロセッサへの切り換えが行われる。なお
ステータス中には割り込み前のプロセッサアドレスがあ
るので、これをもとに割り込み処理の終わりにセットす
る。また復帰ステータスには“割り込み終了”をプロセ
ッサからセントする。

以下の■乃至■に割り込みシーケンス全体の手順を示す
。

■　ＩＲＱＯ〜７がアクティへ一トされる。

■　優先順位を比較し、最も高いプライオリティをもつ
レベルをＩＰＬＯ〜２へ出力する。

■　割り込みレジスタの指定は切り換えか？■　切り換
え不要であれば、現在ＭＰＬ＋として動作中のプロセッ
サが割り込み処理を行う。

■　■で切り換えが必要な場合、レジスタファイルの中
からレベルに該当するアドレスをＰＡＤＲにセットし、
ＰＯ３Ｈを“割り込み”にセットし、ＰＥＸＲ操作をし
て、プロセッサ切り換えを行う。

■　指定されたプロセッサが割り込み処理を行う。

必要ならＩ　ＯＣＢをセント、ＰＣ３Ｒを“割り込み終
了”とし、プロセッサを切り換えてバス支配権をはなす
。

（４）ＩＯＰ切り換えシーケンス ブロセ・７すＭＰｔＪ／ＩＯＰにおいてはバスの支配権
を自分で判定する必要はない。システムバスに対してハ
スマスクとなるモードと、アイドルとなるモードの２種
の状態がある。後者ではバスにつながる素子はすべてア
クティブにドライブすることはない。前者では、ＭＰＵ
として動作する場合とＩＯＰとして動作する場合とがあ
り、これの判定はＰＣ５Ｒ２６の内容によって行う。

バスマスタ／アイドルのモードは、プロセッサがＢＧＥ
ＰとＢＧＡＤＯ〜２で判定して行う。即ちＢＧＥＰがア
クティブ゛でかつ自身にアドレスとしてふられた番号と
ＢＧＡＤＯ〜２を比較して。

一致したときにバスマスタとなり、他ではアイドルとな
る。

なおＭＰｔＪに直結してＤＭＡコントローラが実装され
ている場合には、ＭＰＬＪとＤＭＡのハス交換は内部で
おこなわれるので、システムバスに対しては同一のバス
マスクとして見えるようになる。

またプロセッサＭＰＵ／ＩＯＰは、特定入出力装置の処
理専用のファームウェアをもったインテリジェントコン
トローラであってもよい。すなわち、システムバスに対
してアイドルでさえあれば。

アイドル状態中にローカルバスを動かすことができるか
らである。

第４図に、ＩＯＰ切り換えシーケンスの全体の手順をフ
ローで示す。

〔発明の効果〕

以上のように本発明によれば、プロセッサカードの設計
時に基本仕様さえみたすようにしておけば、システムへ
の任意のプロセッサカードの追加が容易であり、必ず上
位からコンパチブルなシステムが構成できる。

また以前のシステムに新しいブロセ・ノサカードや入出
力装置を追加するなどのシステム拡張を行った場合に、
それまでの入出力処理を拡張システムに移植する必要が
なく、たとえば以前の入出力処理装置を利用する場合に
は、以前のシステム部分を機能化すればよく、システム
拡張が容易となる。

さらにＩＰＬを行う場合に、Ｏ８が異なるごとにハード
設定を変更する必要がなく、Ｏ８に対応するプロセッサ
をブートストラップの分析により自動的に選択すること
ができる。

なお、メモリ管理ユニットを用いて物理アドレスが衝突
しないようにして、異なったプロセッサで異なったＯ８
を並行して走らせるバスシェアリングシステムを実現す
ることが可能である。またインテリジェントＩ１０コン
トローラ内のファームウェアプロセッサやＤＭＡコント
ローラをバスマスクにした高速ＤＭＡチャネルの接続を
可能にすることができる。

このように２本発明によればシステム構成の拡張変更が
容易になり、しかも高い処理効率を維持することができ
る。

【図面の簡単な説明】

第１図は本発明による情報処理装置の１実施例の全体構
成図５第２図は従来、の情報処理装置の１例の構成図、
第３図は第１図に示す実施例におけるバスアービタの詳
細構成図、第４図はＩＯＰ切り換えシーケンスのフロー
図である。 図中、１１はバスアービタ、１２乃至１５はプロセッサ
ＭＰＵ／ＩＯＰ、１６は主メモリ、１７および１８は入
出力装置１１０．１９はＤＭＡコントローラＤＭＡＣ，
２０はシステムバスを表す。 特許出願人　バナファコム株式会社

Claims (1)

1. 【特許請求の範囲】 複数のアーキテクチュアの異なるプロセッサ手段と、主
   メモリ手段と、ハス支配権制御手段と。 入出力手段とを含むマルチプロセッサシステムの情報処
   理装置において５上記各プロセッサ手段はアドレス付け
   されているとともに本来のプロセッサ機能と入出カプロ
   セッサ機能とを有して、アイドル状態において上記バス
   支配権制御手段からの指示により入出カプロセッサ機能
   を果たすように構成され、さらにバス支配権制御手段は
   、１つのプロセッサをアドレス指定するプロセッサアド
   レスレジスタと、該指定したプロセッサに本来のプロセ
   ッサ機能を果たさせるか入出カプロセッサ機能を果たさ
   せるかを指示するコマンドとＩＰＬあるいは割り込み等
   の処理状態を表示するステータスとを通知するプロセッ
   サコマンド／ステータスレジスタと、プロセッサの切り
   換えを実行開始させる切り換えレジスタと、割り込み処
   理用プロセッサの切り換えを指示する割り込みレジスタ
   とをそなえ、各プロセッサは、ハス支配権制御手段中の
   上記各レジスタに同等にアクセス可能であって。 必要に応じて互いに他のプロセッサを切り換える指定を
   行い、またジョブの内容に応しての入出カプロセッサの
   指定と割り込みによる自動切り換えの指定とを行い、バ
   ス支配権制御部は、上記指定された内容にしたがってプ
   ロセッサの切り換えを制御することを特徴とする情報処
   理装置。