JPH01276232A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １丘立１ 本発明はデータ処理装置に関し、特に制御記憶に格納さ
れたマイクロプログラムにより制御されるデータ処理装
置に関する。

良米及韮 従来、この種のデータ処理装置においては、処理性能の
向上を計るなめにマイクロプログラムを構成するマイク
ロ命令が１ステツプで実行する機能を多くし、並列処理
性を高めなビット構成の大きな、いわゆる水平型マイク
ロ命令化が屈著である。

特に基本演算命令など使用頻度の高いものについては、
上述の水平型マイクロ命令化の特徴が最大限にいかせる
ようにハードウェアの構造も最適化されるので、マイク
ロプログラムのステップ数が極めて少なくなるように実
現されている。

しかしながら、他の多くの命令、たとえば各種制御命令
や主記憶上でのデータハンドリングを繰返すようなリス
ト処理命令などではシーケンシャルな処理が多い。

このような従来のデータ処理装置では、シーケンシャル
な処理において高度に水平化されたマイクロ命令を使用
しても、１ステツプで実行される機能の並列度が高くな
いため、そのマイクロ命令の未使用フィールドが多くな
り、マイクロプログラムを格納する制御記憶のワード方
向の使用効率が悪いという欠点がある。

丸肌立旦週 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、マイクロプログラムを格納する制御記憶
の使用効率を向上させることができ、制御記憶の容量を
縮小することができるデータ処理装置の提供を目的とす
る。

ｉ匪立１羞 本発明によるデータ処理装置は、制御記憶に格納された
マイクロプログラムにより制御されるデータ処理装置で
あって、第１および第２の命令で構成される命令プログ
ラムを格納する第１の格納手段と、前記第１および前記
第２の命令を格納する第２の格納手段と、前記第１およ
び前記第２の格納手段から読出された命令が前記第１の
命令であるか前記第２の命令であるかを識別する識別手
段と、前記識別手段により前記第２の命令であると識別
されたときに、前記第１の格納手段から読出された前記
命令プログラムにより前記第２の命令を実行する実行手
段とを有し、前記第１の命令を前記マイクロプログラム
により実現し、前記第２の命令を前記第１の格納手段に
格納された前記命令プログラムにより実現するようにし
たことを特徴とする。

Ｋ隻頂 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、本発明の一実施例によるデータ処理装
置は、主記憶１と、命令フェッチ回路２と、命令解析用
メモリ３と、制御記憶回路４と、演算回路５とを含んで
構成されている。

主記憶１は所定の処理を行うソフトウェアプログラムが
格納されたソフトウェアプログラム部１１と、第１種お
よび第２種の命令で記述された命令プログラムが格納さ
れた命令プログラム部１２とを含んで構成されている。

ここで、ソフトウェアプログラムは第１種の命令と第２
種の命令とにより構成されており、第１種の命令は制御
記憶回路４に格納されたマイクロプログラムにより実現
され、第２種の命令は命令プログラム部１２に格納され
た命令プログラムにより実現される。

また、第１種の命令は水平型マイクロ命令の並列処理の
効果が充分に発揮できる基本命令であり、一般にソフト
ウェアプログラムに使用される頻度が格段に高い命令で
ある。第２種の命令はマイクロプログラムで実現しよう
とすると水平型マイクロ命令の並列処理の効果がそれほ
ど発揮できない命令であり、むしろ垂直型のマイクロ命
令に近い使い方になる命令である。

命令フェッチ回路２は命令アドレスレジスタ２１と、命
令バッファレジスタ２２と、分岐アドレス生成回路２３
と、逐次アドレス生成回路２４と、命令カウンタ２５と
、命令カウンタ退避レジスタ２６と、ポインタレジスタ
２７と、セレクタ２８とにより構成されている。

命令解析用メモリ３には命令の処理のマイクロプログラ
ム制御に必要な初期値としての制御情報３１〜３３が格
納されている。

制御記憶回路４はマイクロプログラムが格納された制御
記憶４１と、マイクロ命令シーゲンサ４２と、マイクロ
アドレスレジスタ４．３と、マイクロ命令レジスタ４４
とにより構成されている。

演算回路５は制御記憶回路４により制御され、第１種の
命令で定義された機能を実現するためのマイクロプログ
ラムにより各種の演算処理を行う。

第２図は本発明の一実施例のソフトウェアプログラムの
シーケンスを示す図である０図において、Ａ１−Ａ４お
よびＡａ〜Ａｄは制御記憶回路４に格納されたマイクロ
プログラムにより実現される第１種の命令を示し、Ｂ１
は命令プログラム部１２に格納された命令プログラムに
より実現される第２種の命令を示している。すなわち、
第２種の命令Ｂ１は第１種の命令Ａａ〜Ａｄにより記述
された命令プログラムにより実現される。

次に、第１図と第２図とを用いて本発明の一実施例の動
作について説明する。

主記憶１のソフトウェアプログラム部１１に格納された
ソフトウェアプログラムの命令は、命令フェッチ回路２
の命令アドレスレジスタ２１に保持されたアドレスによ
り主記憶１から読出され、この読出されたソフトウェア
プログラムの命令は命令バッファレジスタ２２に格納さ
れる。

命令の取出しは、実際にその命令が実行されるときに命
令バッファレジスタ２２に到着済みであるように先取り
する、いわゆるブリフェッチにより行われるのが一般的
である。

命令バッファレジスタ２２に格納された命令の命令コー
ド部２２１は命令解析用メモリ３に供給され、命令解析
用メモリ３からその命令の処理のマイクロプログラム制
御に必要な初期値として制御情報３１〜３３が読出され
る。

制御情報３２はその命令が第１種の命令であるか第２種
の命令であるかを示す情報であり、命令フェッチ回路２
の分岐アドレス生成回路２３と命令カウンタ退避レジス
タ２６とポインタレジスタ２７と、制御記憶回路４のマ
イクロ命令シーケンサ４２とに供給される。

このとき、制御情報３２が第１種の命令ＡＩ　。

Ａ２であることを示していれば、マイクロ命令シーケン
サ４２は制御情報３１をこの命令Ａ１　、　Ａ２の処理
を実現するマイクロプログラムの先頭番地として制御記
憶４１に供給し、制御記憶４１のその番地からマイクロ
命令を読出す、読出されたマイクロ命令は一旦マイクロ
命令レジスタ４４に保持され、マイクロ命令レジスタ４
４から演算回路５に提供される。

尚、このマイクロ命令には次のマイクロ命令を読出すア
ドレスの決定方法やそのアドレスそのものの情報が含ま
れており、この情報をマイクロ命令シーケンサ４２がマ
イクロ命令レジスタ４４から受取ることにより次のマイ
クロ命令の読出しが行われる。以下、上述の処理と同様
にして逐次的に目的のマイクロプログラムが実行されて
いく。

制御情報３２が第２種の命令Ｂ１であることを示してい
れば、マイクロ命令シーケンサ４２は制御記憶４１から
のマイクロ命令の読出しを停止し、マイクロ命令レジス
タ４４にはＮ０Ｐ（ノーオペレーション）のマイクロ命
令が保持されて演算回路５の動作が一時中断される。

このとき同時に、制御情報３２は分岐アドレス生成回路
２３に提供され、分岐アドレス生成回路２３は制御情報
３１をこの命令Ｂ１の処理を実現する命令プログラム（
第１種の命令Ａａ〜Ａｄで構成されている）の開始番地
としてセレクタ２８を介して命令アドレスレジスタ２１
に出力して保持させる。命令アドレスレジスタ２１では
この開始番地を主記憶１に出力し、主記憶１の命令プロ
グラム部１２から命令プログラムを読出す動作が起動さ
れる。

また、この制御情報３２は命令カウンタ退避レジスタ２
６に供給され、その命令Ｂ１が主記憶１から読出された
ときの命令カウンタ２５の値（命令Ｂ１のアドレス）を
格納するように命令カウンタ退避レジスタ２６に指示す
る。

命令カウンタ退避レジスタ２６は４つの格納場所２６１
〜２６４から構成され、退避情報（命令カウンタ２５の
値）の格納（書込み）のときにはポインタレジスタ２７
により番地が特定される。命令カウンタ退避レジスタ２
６に何も格納されていない状態では、ポインタレジスタ
２７は格納場所２６１を指定している。

制御情報３２によって格納場所２６１に命令カウンタ２
５の値が格納されると、ポインタレジスタ２７は更新さ
れて格納場所２６２を指定し、以下命令カウンタ退避レ
ジスタ２６に退避情報が格納される度にポインタレジス
タ２７が更新され、格納場所２６３．２６４が順次指定
されることになる。

逆に、命令カウンタ退避レジスタ２６から退避情報が取
出されるときには、ポインタレジスタ２７の指定してい
る格納場所の１つ前、たとえば格納場所２６２が指定さ
れていれば格納場所２６１から退避情報を読出して、同
時にポインタレジスタ２７も退避情報が読出された格納
場所を指定するように更新される。すなわち、命令カウ
ンタ退避レジスタ２６はポインタレジスタ２７の制御に
よってＬＩＦＯ（ラストインファーストアウト；後入れ
先出し）スタックとして動作を行う。

命令プログラム部１２から読出された命令プログラムの
第１の命令Ａａは命令バッファレジスタ２２に格納され
、この第１の命令Ａａの命令コード部２２１が命令解析
用メモリ３に供給され、命令解析用メモリ３から制御情
報３１〜３３が読出される。

この第１の命令Ａａは第１種の命令であるので、上述の
第１種の命令ＡＩ　、Ａ２の場合と同様にして逐次的に
目的のマイクロプログラムが実行されていく。

命令プログラム部１２から１１１次読出される命令プロ
グラムの命令Ａｂ　、ＡＣも第１種の命令であるので、
上述の処理と同様にして実行される。

命令プログラム部１２から読出された命令プログラムの
命令Ａｄは第１種の命令であるが、第２種の命令Ｂ１を
実現するための命令プログラムの最後の命令であり、元
のソフトウェアプログラムシーケンス上で命令Ｂ１の次
の命令Ａ３に戻るための役割を果たす。

すなわち、命令Ａｄは命令カウンタ退避レジスタ２６に
保持される番地をベースにした相対分岐命令として定義
される。命令カウンタ退避レジスタ２６の格納場所２６
１には命令Ｂ１が読出されたときの命令カウンタ２５の
値が保持されているので、相対分岐命令の実行によって
、格納場所２６１に保持された命令カウンタ２５の値が
読出されて分岐アドレス生成回路２３に供給され、同時
にポインタレジスタ２７は格納場所２６１を指定するよ
うに更新される。

分岐アドレス生成回路２３においては、相対分岐命令（
命令Ａｄ　）の変位として命令Ｂ１の命令語長を設定す
ることにより、命令シーケンス上で命令Ｂ１の次の命令
Ａ３の命令アドレスが生成され、この命令アドレスがセ
レクタ２８を介して命令アドレスレジスタ２１に保持さ
れる。

同時に、命令アドレスレジスタ２１に保持されたアドレ
スにより主記憶１のソフトウェアプログラム部１１から
命令Ａ３を読出す動作が起動され、ソフトウェアプログ
ラム部１１から読出された命令Ａ３は命令バッファレジ
スタ２２に格納される。

命令Ａ３は第１種の命令であるので、制御記憶４１に格
納されたマイクロプログラムによって実現され、上述の
第１種の命令ＡＩ　、Ａ２の場合と同様にして逐次的に
ソフトウェアプログラム上の命令が実行されていく。

第２図においては、第２種の命令Ｂ１を実現する命令プ
ログラムが第１種の命令Ａａ〜Ａｄのみで構成されて場
合を示しているが、第３図に示すように命令プログラム
が他の第２種の命令を含んで構成されていれば、命令プ
ログラムを一層簡略化できることは明白である。

第３図においては、Ａ１〜Ａ４　、　Ａａ　＼Ａｄ　。

Ａｉ〜Ａｌ、Ａｐ〜ＡＷは夫々第１種の命令を示し、８
１〜Ｂ３は第２種の命令を示している。このソフトウェ
アプログラムは第１種の命令Ａ１〜Ａ４と第２種の命令
Ｂ１とで構成されている。このソフトウェアプログラム
中の第２種の命令Ｂ１を実現する命令プログラムは第１
種の命令Ａａ〜Ａｄと第２種の命令Ｂ２とで構成され、
その命令プログラム中の第２種の命令Ｂ２を実現する命
令プログラムは第１種の命令Ａｉ〜Ａ１１と第２種の命
令Ｂ３とで構成されている。また、この命令プログラム
中の第２種の命令Ｂ３を実現する命令プログラムは第１
種の命令Ａｔ１〜ＡＶのみで構成されている。

この第３図に示すように命令プログラムが他の第２種の
命令Ｂ２　、Ｂ３を含んで構成されている場合には、上
述したように、命令カウンタ退避レジスタ２６には第２
種の命令８１〜Ｂ３が出現する度に、命令カウンタ２５
の値がブツシュダウンでスタックされることになり、第
２種の命令Ｂ３を実現する命令プログラム中の命令Ａｌ
ｌが実行されるときには格納場所２６１〜２６３に各々
命令８１〜Ｂ３が読出されたときの命令カウンタ２５の
値が格納され、ポインタレジスタ２７は格納場所２６４
を指定している。

第２種の命令８１〜Ｂ３夫々を実現する命令プログラム
が順次実行され、第１種の命令ＡＶ　、　Ａｍ　、Ａｄ
が夫々実行されるときには、命令カウンタ退避レジスタ
２６から夫々の命令カウンタ２５の値が読出され、それ
らの番地をベースにした相対分岐が実行されるとともに
、ポインタレジスタ２７は指定する格納場所を順次格納
場所２６３，２６２゜２６１へと更新していく。

上述のように、第２種の命令Ｂ１　、Ｂ２を実現する命
令プログラム中に他の第２種の命令Ｂ２゜Ｂ３が夫々出
現し、結果的に多段の命令プログラムが実行されるよう
な場合でも、この命令プログラムの段数の深さか命令カ
ウンタ退避レジスタ２６に予め用意した格納場所の数量
以内であれば、論理的に矛盾を生ずることなく実現する
ことが可能となる。

また、命令カウンタ退避レジスタ２６に予め用意した格
納場所の数量を越えて退避情報の格納が試みられた場合
には、使用中の格納場所への上書きなどによって命令プ
ログラムの暴走を生ずる可能性があるので、退避情報の
格納が格納場所の数量を越えていることを検出する検出
手段を用意し、その検出手段により退避情報の格納が格
納場所の数量を越えていることが検出されたときに、ハ
ードウェアエラーとするなどの処置を取る必要がある。

格納場所の数量を越えて退避情報の格納が試みられるの
は命令プログラムの設計ミスか、ハードウェアの故障か
のいずれかである。

このように、マイクロプログラムで実現しようとすると
水平型マイクロ命令の並列処理の効果がそれほど発揮で
きない第２種の命令Ｂ１を、水平型マイクロ命令の並列
処理の効果が充分に発揮できる基本命令Ａａ〜Ａｄを含
んで構成される命令プログラムの実行により実現するこ
とにより、マイクロプログラムを格納する制御記憶４１
の使用効率を向上させることができ、制御記憶４１の容
量を従来よりも縮小させることができる。

また、第２種の命令Ｂ１　、Ｂ２を実現する命令プログ
ラム中に、他の命令プログラムにより実現される他の第
２種の命令Ｂ２　、Ｂ３が出現してもその命令プログラ
ムの実行が可能なようにすることによって、命令プログ
ラムの階層化により論理を単純化することができ、命令
プログラムの容量を縮小することができる。

さらに、パイプライン処理などによりソフトウェア命令
の並列処理が行えるハードウェアにおいては、実行時間
を短縮することができる。

尚、本発明の一実施例では命令カウンタ退避レジスタ２
６に４つの格納場所２６１〜２６４を用意し、ＬＩＦＯ
スタックにより退避情報を格納するようにしたが、この
格納場所は幾つでもよく、ＬＩＦＯスタック以外の方法
によって退避情報を格納するようにしてもよく、これら
に限定されないことは明白である。

また、本発明の一実施例においては、第２種の命令Ｂ１
の処理を実現する命令プログラムの開始番地がそのまま
命令解析用メモリ３に格納されるようになっているが、
開始番地の一部のみを命令解析用メモリ３に格納し、こ
の開始番地の一部と予め定められた定数とを合成して開
始番地が生成されるようにしてもよい。

さらに、本発明の一実施例においては、第１種の命令Ａ
１〜Ａ４　、Ａａ〜Ａｄの処理を実現するマイクロプロ
グラムの先頭番地と、第２種の命令Ｂ１の処理を実現す
る命令プログラムの開始番地とが命令解析用メモリ３の
同一フィールドの制御情報３１により定義されているが
、第２種の命令Ｂ１の処理を実現する命令プログラムの
開始番地が命令解析用メモリ３の制御情報３３に割当て
られてもよく、これらに限定されない。

実際、命令プログラムの開始番地は論理番地なので、マ
イクロプログラムアドレスより長いビット構成になるの
が一般的であり、第２種の命令Ｂ１では命令解析用メモ
リ３の制御情報３３が使用されていないので、第２種の
命令Ｂ１の処理を実現する命令プログラムの開始番地が
命令解析用メモリ３の制御情報３３に割当てられてらよ
い。

丸肌為ガ遇 以上説明したように本発明によれば、第１の命令と第２
の命令とを識別し、その識別結果が第２の命令であるこ
とを示すとき、第１の命令と第２の命令とで構成される
命令プログラムにより第２の命令を実行するようにし、
その第１の命令を制御記憶に格納されたマイクロプログ
ラムにより実現し、第２の命令を第１の命令と第２の命
令とで構成される命令プログラムにより実現するように
することによって、マイクロプログラムを格納する制御
記憶の使用効率を向上させることができ、制御記憶の容
認を縮小することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図および第３図は本発明の一実施例のソフトウェアプ
ログラムのシーケンスを示す図である。 主要部分の符号の説明 ２・・・・・・命令フェッチ回路 ３・・・・・・命令解析用メモリ ４・・・・・・制御記憶回路 １１・・・・・・ソフトウェアプログラム部１２・・・
・・・命令プログラム部 ２５・・・・・・命令カウンタ ２６・・・・・・命令カウンタ退避レジスタ２７・・・
・・・ポインタレジスタ Ａ１〜Ａ４　、　Ａａ　〜Ａｄ　。 Ａｒ　〜Ａｌｌ　、Ａｐ〜Ａｗ ・・・・・・第１種の命令 Ｂ１〜Ｂ３・・・・・・第２種の命令

Claims (1)

【特許請求の範囲】
1. （１）制御記憶に格納されたマイクロプログラムにより
   制御されるデータ処理装置であって、第１および第２の
   命令で構成される命令プログラムを格納する第１の格納
   手段と、前記第１および前記第２の命令を格納する第２
   の格納手段と、前記第１および前記第２の格納手段から
   読出された命令が前記第１の命令であるか前記第２の命
   令であるかを識別する識別手段と、前記識別手段により
   前記第２の命令であると識別されたときに、前記第１の
   格納手段から読出された前記命令プログラムにより前記
   第２の命令を実行する実行手段とを有し、前記第１の命
   令を前記マイクロプログラムにより実現し、前記第２の
   命令を前記第１の格納手段に格納された前記命令プログ
   ラムにより実現するようにしたことを特徴とするデータ
   処理装置。