JPS61221936A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はマイクロインストラクションのシーケンスに
より機械レベル命令を実行するデータ処理装置に関する
。

データ処理装置の動作期間中、特定の例外条件が、例え
ば、プログラムの誤りの結果として発生する可能性があ
る。例えば、ある命令は現在禁止されまたは利用できな
い記憶領域にアクセスしようとするかも知れない。マイ
クロプログラムは、これらの例外を検出してそれを解決
するように、即ち、その例外の正確な原因を決定して適
切な補正作用を開始するように、（または、もしも補正
作用が不可能ならば、少なくともその例外の性質をオペ
レータに知らせるように）構成することができる。しか
しながら、これによりマイクロインストラクションのシ
ーケンスの長さが増大する傾向があり、したがって、機
械レベル命令の実行速度が遅くなる。

＋瑯１１Ｆ１の口紡針とハ曲園ル蘇補す入とμである。

発明の要約 本発明によれば、マイクロインストラクションのシーケ
ンスにより機械レベル命令を実行するためのマイクロプ
ログラム手段を有するデータ処理装置であって、迅速モ
ードを示す第１の状態と緩慢モードを示す第２の状態を
持つモード選択手段を有し、前記機械レベル命令の少な
くとも幾つかが、前記選択手段の状態にしたがって選択
される二者択一的な迅速及び緩慢マイクロプログラム・
シーケンスを持ち、前記迅速マイクロプログラム・シー
ケンスが例外条件を解決せずにこれらの例外条件を検出
するに有効であり、そして、前記緩慢マイクロプログラ
ム・シーケンスが例外条件の検出及び解決の両方に有効
であり、迅速シーケンスの期間に例外条件を検出した時
、現在の機械レベル命令が放棄されて再び始動され、そ
して、前記選択手段が前記第２の状態に設定され、この
選択手段が緩慢マイクロプログラム・シーケンスの実行
に続いて前記第１の状態にリセットされることを特徴と
するデータ処理装置が提供される。

したがって、本発明は迅速モード及び緩慢モードを有す
ることによって、上記の問題を回避することであるとい
うことがわかる。通常、機械レベル命令は迅速マイクロ
プログラム・シーケンスにより実行される。これらの迅
速マイクロプログラム・シーケンスは例外条件を解決す
る用件によっては拘束されないので、これらのシーケン
スは非常に短く、シたがって、非常に迅速になし得る。

例外条件が検出されると、問題の命令は、例外条件を解
決する対応の緩慢マイクロプログラム・シーケンスを用
いて再度試みられる。例外条件は一般的に比較的めった
に起るものではないので、このシーケンスの速度が遅い
ことはデータ処理装置の性能には重要な影響を及ぼさな
い。

迅速及び緩慢モードを持つ別の利点はこれら２つのモー
ドが一般的に、別々のハードウェアを用いて異なるルー
トで、要求された動作を実施するということである。し
たがって、ハードウェアの欠陥のために命令が迅速モー
ドを欠く場合、この命令は緩慢モードで実行するように
もできる。これによりシステムの融通性が増大される。

本発明による１つのデータ処理装置を次に添付図面に関
し例示的に説明する。

発明の詳細な説明 第１図を見ると、データ処理装置はアドレス装置（ｍｉ
ｌｌ　）　　１　Ｇ、従属記憶部１１、シフタ１２、局
部レジスタ１３、主装置１４及びチェック装置１５を有
する複数の機能ユニットを備えている。

アドレス装置１０は基本レジスタに対し変移値を加える
ようなアドレスを発生するための算術演算を行なう。

従属記憶部１１は、データ処理装置により現在使用され
ているオペランド、命令、及びアドレスのコピーを保持
する迅速アクセス・バッハとして動作する。この従属記
憶部１１はアドレス装置１０の出力によってアドレスさ
′れる。もしも、要求されたデータが従属記憶部１１に
存在しない場合、仮想上のアドレスであるアドレスはア
ドレス翻訳ユニットＡＴＵ（１６）によって翻訳されて
実際のアドレスが形成される。次に、この実際のアドレ
スは、所望のデータを従属記憶部内へ入れるように主記
憶部１７に加えられる。もしも、ＡＴＵが翻訳に必要な
情報を保持していないためにアドレスの翻訳が失敗する
と、仮想上の記憶部割込みＶＳＩと呼ばれる割込み信号
を発生することができ、これによ！＋、ＡＴＵに記憶さ
れた情報を更新するための特別のプログラムが開始され
る。従属記憶部、主記憶部及びＡＴＵの組合せは公知で
あるのでこれ以上詳しくは記載しない。

シフタ１２はオペランド及びアドレスのシフト動作を行
なうか、または、従属記憶部１１と主装置１４とチェッ
ク装置１５との間のバッハとしてのみ動作することがで
きる。

局部レジスタ１３はデータ処理装置の種々のレジスタの
内容の後援コピーを含む種々のデータ・アイテムを記憶
する。これらのデータ・アイテムは、命令の実行が放棄
された場合、首尾一貫性ある状態にデータ処理装置を復
旧させるために使用することができる。

主装置１４はデータ処理装置のための主算術及び論理演
算を行ない、一方、チェック装置１５は例外条件を検出
するために特定の動作チェックを行なうために使用され
る。例えば、チェック装置はアドレス装置からのアドレ
スが特定の限界より大きいか否かを試験するために使用
することができる。

アドレス装置、主装置、及びチェック装置は、データ処
理装置の主レジスタを含むレジスタ・ファイル１８に対
するアクセスを共有すると共に、これらの主レジスタに
は、例えば、アキムレータ・レジスタＡＣＣ，記述子し
ジスタＤＲ１局部名称基礎レジスタＬＮＢ。

及びスタック・フロント・レジスタＳＦが含まれる。

データ処理装置の動作は、各々がマイクロインストラク
ションを記憶することができる１　６　Ｋ　（＝　１６
３８４　）　　の個々にアドレス可能な場所を持つマイ
クロプログラム記憶部２０により制御される。その最初
の４にの場所は下方のマイクロプログラム記憶部２１と
呼ばれ、そして、残りの場所は上方のマイクロプログラ
ム記憶部２２と呼ばれる。下°方のマイクロプログラム
記憶部２１の中の各々のマイクロインストラクションは
下方のマイクロプログラム記憶部延長部２３と呼ばれる
領域に保持される延長部を有している。

データ処理装置の機械レベル命令はマイクロインストラ
クションのシーケンスにより実行される。各シーケンス
の最初のマイクロインストラクションは常に下方のマイ
クロプログラム記憶部２１にあり、そして、その命令の
延長部は、通常上方のマイクロプログラム記憶部２２に
存在するシーケンス内の第２のマイクロインストラクシ
ョンを示すジャンプ・アドレスＸＡを含んでいる。上方
のマイクロプログラム記憶部の中のマイクロインストラ
クションに対するアドレッシングは順次行なわれるもの
である。

マイクロプログラム記憶部のためのアドレスは、第２図
に関して以下にさらに詳しく記載するマイクロプログラ
ム順序付は論理回路２４に発生される。

マイクロプログラム記憶部２０から読み出された各セイ
クロインストラクションは、アドレス装置と従属記憶部
に対し制御信号ＡとＶを直接提供する。マイクロインス
トラクションは、また、デコーダ２５により復号化され
て、シフタ、局部レジスタ、主装置、及びチェック装置
のための制御信号Ｓ、Ｒ，Ｍ。

及び、Ｃを発生する。デコーダ２５は、また、：二七・
ノボ鉗１１＃ｎ潰８　ｖ　Ｊ−盾々の分岐しＳ５ス々を
設定するための種々の制御信号（図示せず）を発生する
。これらの状態レジスタの１つは迅速または緩慢動作モ
ードのいずれかを特定する、以下に記載される、モード
・ビットを含んでいる。

制御信号Ａ、Ｖ、Ｓ等の各々は問題の機能ユニットの動
作を特定するために複数のビットを含んでいるというこ
とが理解されよう。

例えば、制御信号Ｍは次の制御分野からなる：（ａ）　
　　　主装置により実施される動作（加算、減算等）を
特定する機能制御分野。

（ｂ）　　　　主装置のためのオペランドのソースを特
定するオペランド選択分野。こ れらのソースは、例えば、レジスタ ・ファイル１８、従属記憶部１１の 出力、または、アドレス装置１０の 出力にすることができる。

（ｃ）　　　　要求された場合、主装置により使用され
るレジスタ・ファイル１８内の 場所を選択するレジスタ・フ、アイル ・アドレス。

ジャンプ制御信号Ｊは次の制御分野からなる： ＪＣＯＮ　：これは、ジャンプを実施するための基準と
して特定のビットを選択する ように条件論理回路２６を制御する ジャンプ条件である。例えば、この ビットはチェック装置１５からのキ ャリー・ビットであることができる ので、ジャンプは、もしもこのキャ リー出力が１に等しい場合にジャン プは行なわれる。条件論理回路２６ は、選択された条件が満足される場 合に出力信号ＯＢＪＭＰ　　を発生し、ジャンプが行な
われるべきであること を示す。

ＪＡＩ；）Ｄ　：これはジャンプの目的地アドレスを特
定する。

ＪＦＮ　：　　これはジャンプの形式、例えば、絶対ま
たは相対ジャンプを特定する。

絶対ジャンプ（ＪＦＮ＝１）は、ジ ャンプアドレスＪＡＤＤが、ジャンプ の目的地の、マイクロプログラム記 憶部の、実際のアドレスであるとい うことを意味する。相対ジャンプ （ＪＦＮ＝Ｏ）は、ＪＡＤＤが、実際 のジャンプの目的地を発生するため に現在のマイクロプログラム・アド レスに加えられなければならないと いうことを示す。

ゼロ・アドレスを持つ相対ジャンプ（そうでなければ意
味がない）は特定のジャンプＧＦＥ（迅速誤シル−チン
にいく）の指定のために使用される。このジャンプの目
的は以下に記載する。

全体で、データ処理装置のための種々の制御信号を形成
する制御ビットは１８０個ある。

これらのビットは本出願人の現在係属中のヨーロッパ特
許出願筒８５３００４５９号に記載したような何らかの
適当な圧縮手段により３２ビツトのマイクロインストラ
クション・フォーマットに圧縮される。結果として、１
８０個の制御ビットの内の３２個の制御ビットのみが単
一のマイクロインストラクションによって特定すること
ができ、残りのビットは所定のデフォルト値、例えば、
Ｏを与えられる。

したがって、与えられたマイクロインストラクションは
全ての機能ユニットのための制御信号を特定することは
できずに、それらの中の小さい組のための機能ユニット
の制御信号を特定する。ことができるだけである。特に
、長いジャンプ・アドレス・フィールドＪＡＤＤはマイ
クロインストラクションの２８ビツトを占め、そして、
このためマイクロインストラクションにより特定できる
他の制御信号の数が制限される。これとは対称的に上述
のＧＦＥジャンプは、ジャンプ・アドレス及びジャンプ
機能符号がＯであるので４ビツトだけを占める。

制御信号ＡとＶは、直接、アドレス装置と従属記憶部に
加えられる。制御信号ＳとＲは管路レジスタ２７の中で
１クロツク・ビートだけ遅らされてシフタと局部レジス
タへ送られる。制御信号ＭとＣは管路レジスタ２７と２
８内で２クロツク・ビートだけ遅らされて主装置とチェ
ック装置に送られる。ジャンプ制御信号Ｊは３つの管路
レジスタ２７．２８．２９を通るので、マイクロインス
トラクションの最初の復号化の後に有効な３つのビート
となる。

したがって、各マイクロインストラクションは取出され
て６段階の管路構造で且つ６クロツク・ビートで次のご
とく実行される。

段１：　次のマイクロインストラクションのアドレスは
マイクロプログラム順序 付は論理回路２４により発生される。

段２：　マイクロプログラム記憶部２０はマイクロイン
ストラクションを読み出 すためにアクセスされる。

段３：　命令はデコーダ２５で復号化される。

同時に、制御信号ＡとＶは、アドレ ス装置に従属記憶部のための制御を 行なわせかつ設定させるようにアド レス装置と従属記憶部に加えられる。

段４：　シフタと局部レジスタはこの段で動作して従属
記憶部は読取られる。

段５：　主装置とチェック装置はこの段で動作し、そし
て、従属記憶部への書込 みが行なわれる。

段６：　ジャンプ制御はこの段で動作し、そして、レジ
スタ・ファイル１８と局 部レジスタ１３への書込みが実行さ れる。

各シーケンスの最終マイクロインストラクションは、ま
た前記レジスタの値がレジスタ記憶部に書込まれる第７
番目の段を通る。

連続のマイクロインストラクションの取出し及び実行は
、６個までのマイクロインストラクションが同時にデー
タ処理装置内で有効となるように管路の中で一部重複さ
れる。管路付きの処理装置は当業界で公知であるので管
路構造をこれ以上詳細に記載する必要はない。

第２図はマイクロプログラム順序付は回路２４１！ｅ詳
細に示す。この論理回路は現在の機械レベル命令を保持
するインストラクション・バッファ３０を有している。

この命令はデコーダ回路３１により復号化されて下方の
マイクロプログラム記憶部２１内の場所を示すマイクロ
プログラム開始アドレスを発生する。

このアドレスは２つの値（ＦＡＳＴと５ＬＯＷ）を持つ
モード・レジスタ３２からのＭＯＤＥピットにより変見
られる。ＭＯＤＥ＝ＦＡＳＴＯ時、マイクロプログラム
開始アドレスの第３番目の最上位の桁のビットはＯにさ
れるので、アドレスはマイクロプログラム記憶部の最初
の２に個の場所に存在する。ＭＯＤＥ＝ＳＬＯＷの時、
その第３番目のビットは強制的にＩＫされるので、次に
、アドレスは次の２に個の場所の対応する１つを示す。

したがって、任意の与えられた機械レベル命令の場合、
２つの二者択一的な開始アドレスの内の１つが、ＭＯＤ
Ｅビットの値にしたがって発生される。

マイクロプログラム順序付は論理回路は、また、割込み
が継続中ということを示す信号ＩＮＴによって制御され
るマルチプレクサ３３を有している。いかなる割込みも
継続していない場合、（ＩＮＴ＝０）、マルチプレクサ
はデコーダ３１から開始アドレスを選択する。もし割込
みが継続している場合は、マルチプレクサは割込み取扱
いルーチンの開始を示す一定のアドレスＩＮＴＡを選択
する。

第２図に示すように、マイクロプログラム記憶部２０は
マイクロプログラム・アドレス・レジスタ３４からの１
４ビツトのアドレスＭＰＡによりアドレスされる。各ク
ロック・３５からの新しいアドレスで更新される。この
マルチプレクサは次の如く８個の入力θ〜７を有してい
る： 入力Ｏ：仮想上の記憶部の割込みを取扱うだめのシーケ
ンスの開始を示す一定の アドレスｖＳＩＡ０ 人力１：これは、絶対ジャンプの場合にはジャンプ・ア
ドレスＪＡＤＤを選択す るマルチプレクサ３６、または、相 対ジャンプの場合には加算器３７の 出力からくる。加算器３７は現在の マイクロプログラム・アドレスＭＰ Ａとジャンプ・アドレスＪＡＤＤの 和を形成する。

入力２　は迅速誤りジャンプ（ＧＦＥ）を取扱うための
シーケンスを示す一定の アドレスＦＡＳＴＥＲＲである。

入力３と４　は本発明には関係するものではない。

ンをシーケンスで示すマルチプレク サ３３からのマイクロプログラム開 始アドレスＭＰＳＡである。

入力６　は第２のマイクロインストラクションをシーケ
ンスで示す下方のマイク ロプログラム記憶部延長部からのジ ャンプ・アドレスＸＡである。

ジャン″プ７　はインクリメンタ回路３８から得られて
、ＭＰＡ＋１に等しい。

マルチプレクサ３５は、７つの入力０〜６（入力Ｏは最
高の優先順位である）を持つ優先順位エンコーダ回路３
９の出力により制御される。優先順位エンフーダ回路３
９の入力の１つがエネイブルされると、対応のマルチプ
レクサ３５の入力が選択されるということがわかる。優
先順位エンコーダ回路３９への１つより多くの入力がエ
ネイブルされると、よシ高い優先順位を持つもののみが
有効となる。どの入力もエネイブルされない場合は、優
先順位エンコーダ回路３９はマルチプレクサ３５の入カ
フを選択するデフォルト値７を発生する。

優先順位エンコーダ回路３９への入力は次のとおりであ
る。

入力０　　　はＡＴＵ１６からの仮想上の記憶部割込み
信号ＶＳＩである。

入力１　　　は条件論理回路２６からの行なわれたジャ
ンプ信号ＯＢ　ＪＭＰ である。

入力２　　　は迅速誤りジャンプ信号ＧＦＥである。

入力３と４　は本発明に関係はない。

入力５　　　はマイクロプログラムのシーケンスが終了
すると発生される信 号５ＴＴＳＫでおって、次のシ ーケンスの開始アドレスが供給 されなければならないというこ とを示す。

入力６　　　はデコーダ４０からくる信号ＬＭＰであっ
て、現在のマイクロ プログラム−アドレスＭＰＡが ４により少ない、即ち、現在の マイクロインストラクションが 下方のマイクロプログラム記憶 部２１に存在するということを 示す。

要約すると、マイクロプログラムのシーケンスが完了す
るときは、いつも、次のシーケンスの開始アドレスはＭ
ＰＳＡにより供給される。これは、現在の機械レベル命
令から得られる開始アドレスかまた九割込みアドレスＩ
ＮＴＡのいずれかである。いずれの場合にも、そのシー
ケンスの第２のマイクロインストラクションのアドレス
はＸＡによって下方のマイクロプログラム記憶部延長部
２３から供給される。これは、通常は、上方のマイクロ
プログラム記憶部を示す。上方のマイクロプログラム記
憶部の中の続くマイクロインストラクションのためのア
ドレスはインクリメンタ３８から与えられるので連続的
なものである。ジャンプ命令が守られると、次のマイク
ロインストラクションは、ＪＡＤＤによるか、または、
迅速誤シジャンプの場合には、ＦＡＳＴＥＲＲにより特
定されるアドレスにある。上記の可能性の全ては仮想上
の記憶部割込みにより無効にされる。

迅速及び緩慢シーケンス 以上において、一般的に、機械レベル命令はＭＯＤＥビ
ットの状態によって２つの二者択一的なマイクロプログ
ラム会シーケンスの１つを開始するということが示され
た。緩慢モードで選択されたマイクロプログラムは、プ
ログラムの誤りまたは他の例外条件を検出して解決する
ための試験を含んでいる。迅速モードで選択されたマイ
クロプログラムは例外条件を検出するがそれらを解決す
るのではない。結果として、迅速マイクロプログラム・
シーケンスは緩慢マイクロプログラム啼シーケンスより
概してかなり短く、シたがって迅速である。

例えば、オペランドを読取ってそれに対しある操作を行
なうことに関する代表的な機械レベル命令を考える。第
３図は、この命令を実施するための緩慢マイクロプログ
ラム・シーケンスを示し、そして、第４図は対応する迅
速マイクロプログラム・シーケンスを示す。

これらの図では、時間は縦軸により表わされ、そして、
管路段は水平軸によって表わされる。

したがって、各マイクロインストラクションは左から右
へ向って下方に傾斜する傾斜列の箱により表わされる。

第３図から分るように、緩慢マイクロプログラム・シー
ケンスでは、最初のマイクロインストラクションはオペ
ランドのアドレスを計算するアドレス装置の動作、及び
そのアドレスを（例えば、それをスタック・フロント・
レジスタＳＦの内容と比較することにより）チェックす
るチェック装置の動作を特定する。

次のマイクロインストラクションは、アドレス・チェッ
クが欠けた場合に守られるべき絶対ジャンプ命令である
。第３のマイクロインストラクションは従属記憶部から
オペランドを読取ってそれを一時的なレジスタの中に記
憶する。第４のマイクロインストラクションは０である
。即ち、それは操作をしない。シーケンスの中の第５の
マイクロインストラクションは従属記憶部からシフタヘ
オペランドをバッファし、そして、主装置の中でオペラ
ンドに必要な処理を行なう。最終のマイクロインストラ
クションはもう１つの０である。

アドレス・チェックが欠ける場合シーケンス内の第２の
マイクロインストラクションにより、割込みパラメータ
を発生するシーケンス（図示せず）の他の部分へのジ、
ヤングが行なわれて、その誤りの正確な性質を特定する
。

次に、誤り取扱いルーチンは後で記載するように開始さ
れる。

このシーケンスでは、主装置動作は、（第２のマイクロ
インストラクションの最終段における）ジャンプの決定
の後の第２のクロック・ビートまでは開始されないとい
うことが分かる。これにより、ジャンプ命令が守られる
場合に、主装置動作、及び、従属記憶部動作から発生す
る任意の主記憶部の活動が生じるのを防止するための十
分な時間が与えられる。また、（破線により示される）
次のマイクロプログラム・シーケンスは、ジャンプの決
定が成された後まで開始することはできない。これらの
両手段は、誤り条件が検出された時に、この誤シ条件が
充分に解決し得るということを保証するため必要なもの
である。

次に第４図をみると、対応する迅速マイクロプログラム
−シーケンスは丁度２つのマイクロインストラクション
からなる。その最初のマイクロインストラクションは、
アドレス装置、主装置及びチェック装置の動作、及びま
た、迅速誤シジャンプＧＦＥを特定する。

その第２のマイクロインストラクションはＯであって、
データ処理装置の最小のシーケンスの長さが２ビートで
あるために設けられている。上述のように、迅速誤りジ
ャンプＧＦＥは、それを特定するための多くのビットを
必要としないので、アドレス装置、従属記憶部、主装置
、及びチェック装置のための制御分野と同じマイクロイ
ンストラクションに含めることができる。

迅速マイクロプログラム・シーケンスは緩慢マイクロプ
ログラム・シーケンスよりも一層短く、シたがって、よ
シ迅速であるということが分かる。これらの両シーケン
スは特定のプログラム誤り条件（例えばスタック・フロ
ントよりも大きいアドレス）を検出することができる。

緩慢マイクロプログラム・シーケンスも、この誤りを、
この誤りの正確な特性を示すパラメータを形成する特定
のシーケンスへジャンプすることによって解決すること
ができる。これとは対照的に、迅速マイクロプログラム
・シーケンスが誤シを検出すると、それは、全ての例外
条件に共通な迅速誤りアドレスＦＡＳＴＥＲＲヘジャン
プするだけである。したがって、マイクロプログラムが
このアドレスに到達した時、マイクロプログラムはいか
にしてそこに到達したかについては情報を有していす、
おそらく幾つかの例外条件の内のどれか任意のものの結
果としてそこに存在しえ得たのであろう。したがって、
迅速プログラム・シーケンスはその誤りを解決すること
はできないので、後述するように、命令を後退させて緩
慢マイクロプログラム・モードでそれを再び行なってみ
ることが必要である。

機械レベル命令のもう１つの例として、浮動点加算の場
合を考える。この命令を実行するための緩慢マイクロプ
ログラム・シーケンスにより・オペランドが取出されて
その規格化を確実にするためにそのオペランドはテスト
される。もしもオペランドが規格化されていない場合に
は、緩慢マイクロプログラム・シーケンスはそれらの規
格化のために必要なシフトを行なう。最後に、加算が行
なわれる。

最後に、加算が行なわれる。こうして、緩慢マイクロプ
ログラム・シーケンスは例外条件（未規格化オペランド
）を検出し、そしてまた（その規格化を行なうことによ
り）それを解決する。一方、迅速マイクロプログラム・
シーケンスにより、オペランドは取出されて試験されず
に並列に加算される。したがって、オペランドが規格化
されたかどうかはそのシーケンスの終りまで知られない
が、その時までに加算は既に行なわれている。これによ
り再び迅速誤シアドレスへのジャンプが行なわれ、そし
て、命令の実行は緩慢モードで再び試みられる。

動作 次に第５図を見ると、この図はマイクロプログラムの全
体構造を示すフローチャートである。最初、モード・ビ
ットがＭＯＤ　Ｅ＝ＦＡＳＴとなるように設定されると
仮定する。

各機械レベル命令の実行はボックス５０で始まる。この
時まで継続の割込みが存在しない場合、これによ−り命
令の実行のための迅速マイクロプログラム・シーケンス
（ボックス５１）が開始される。例外が存在しない場合
は、命令は非常に迅速に実行されて、マイクロプログラ
ムはボックス５０、即ち、次の機械レベル命令の開始点
に帰る。

しかし、例外が検出されると、マイクロプログラムは迅
速誤りアドレスＦＡＳＴＥＲＲ（ボックス５２）ヘジャ
ンプする。これにより割込みパラメータはＯにセットさ
れ、誤シ取扱いルーチン（ボックス５３）にジャンプが
行なわれる。誤り取扱いルーチンは、問題の機械命令の
開始時の状態にデータ処理装置を復旧させる後退ルーチ
ンである。例えば、このルーチンにより、命令の開始時
に局部レジスタ１３に保存されていたコピーにより機械
レジスタは置換される。次に、その誤り取扱いルーチン
により、ＭＯＤＥビットは５ＬＯＷに設定されて遅延さ
れた割込み信号ＤＩＮＴが発生される。

次に、マイクロプログラムはボックス５０へ帰る。ボッ
クス５３で発生された割込み信号ＤＩＮＴは遅延された
割込みであったので、それはまだ効果的ではなく、シた
がって、マイクロプログラムは、対応する緩慢プログラ
ム・シーケンスを用いて、命令を再び実行し始める（ボ
ックス５４）。

この緩慢マイクロプログラム・シーケンスハフログラム
の誤シを検出する。プログラムの誤シが検出されない場
合は、このシーケンスは命令を実行してボックス５０へ
帰る。ボックス５３で以前発生された遅延割込みＤＩＮ
Ｔは今度は有効であってマイクロプログラムを割込みル
ーチンへジャンプさせる（ボックス５５）。その割込み
パラメータはＯであるので、このルーチンは単にＭＯＤ
ＥビットをＦＡＳＴに設定し直すだけでボックス５０へ
帰る。次に動作は迅速モードで続行する。

一方、緩慢マイクロプログラム・シーケンス（ボックス
５４）がプログラムの誤りを検出すると、このシーケン
スはその誤りの正確な種類を特定する割込みパラメータ
を発生して誤シル−チン（ボックス５３）ヘジャンプす
る。前述のように、このルーチンは命令をその最初の状
態に後退させる。今度は、ＭＯＤＥ＝ＳＬＯＷであるか
ら、このルーチンは非遅延割込み信号をＩＮＴを発生す
る。次、マイクロプログラムがボックス５０へ帰ると、
割込みは有効であって割込みルーチン（ボックス５５）
にジャンプを行なわせる。前述の様に、割込みルーチン
はＭＯＤＥビットをＦＡＳＴにリセットし直す。次に、
割込みルーチンは、（緩慢マイクロプログラム・シーケ
ンスにより発生された）割込みパラメータを調査してプ
ログラムの誤シを取扱う適切な操作を行なう。次に、マ
イクロプログラムは次の命令を始めるようにボックス５
０に帰る。

仮想上の記憶部割込み 上述のように、ｖＳＩによりマイクロプログラムはＶ８
Ｉシーケンスの開始点に直ちにジャンプさせられる（ボ
ックス５６）。これより特定のＶＳＩパラメータが生じ
て命令を後退させる誤シル−チン（ボックス５３）にジ
ャンプが行なわれる。

ＭＯＤＥ＝ＦＡＳＴの場合は、誤りルーチンによりモー
ドは５ＬＯＷに設定され、そして、遅延された割込みＤ
ＩＮＴが発生される。

次に、マイクロプログラムはボックス５０に帰る。ＤＩ
ＮＴはまだ有効ではないので、割込みは発生されず、マ
イクロプログラムは、対応する５ＬＯＷシーケンス（ボ
ックス５４）を用いて、命令の実行を再び試みる。緩慢
マイクロプログラム・シーケンスがオペランドに再びア
クセスしようとしてボックス５６にまたジャンプを行な
わせる時、この緩慢マイクロプログラム・シーケンスの
期間に再びＶＳｌが発生する。

もう１度、ｖＳＩシーケンスはＶＳＩパラメータを発生
して誤りルーチンにジャンプし、この誤りルーチンは、
再び命令を後退させる。

この時は、ＭＯＤＥ＝ＳＬＯＷであるから、誤りルーチ
ンは非遅延割込みＩＮＴを発生する。したがって、マイ
クロプログラムがボックス５０に帰る時、割込みは有効
であり、そして、割込みルーチン（ボックス５５）にジ
ャンプが行なわれる。これによりモードはＦＡＳＴにリ
セットされてこれがＶＳＩであるということを発見する
ために割込みパラメータが調査される。したがって、割
込みルーチンは、ボックス５０に帰る前に、ｖＳＩ（即
ち、適切なアドレス翻訳情報をＡＴＵに格納すること）
を扱う適切な処置を行なう。

こうして、ＶＳＩがＦＡＳＴモードで見られる時は、ｖ
ＳＩは無視されて命令は後退され、そして、ｖＳＩの取
扱いを試みる前に緩慢モードで再び試みられるというこ
とがわかる。これにより、迅速モードで発生されたＶＳ
Ｉを取扱う場合の難点が回避される。

【図面の簡単な説明】

第１図は本データ処理装置のブロック図、第２図は本デ
ータ処理装置の一部を形成するマイクロプログラム順序
付は論理回路の図、第３図と第４図は緩慢マイクロプロ
グラム・シーケンスと対応する迅速マイクロプログラム
・シーケンスを示す図、 第５図はマイクロプログラムの動作を要約するフローチ
ャートである。 〔主要部分の符号の説明〕 アドレス装置・・・１０、 従属記憶部・・・１１、　　シフタ・・・１２、局部レ
ジスタ・・・１３、主装置・・・１４、チェック装置・
・・１５、 アドレス翻訳ユニット・・・１６、 主記憶部・・・１７、 レジスタ・ファイル・・・１Ｂ、 マイクロプログラム記憶部・・・２０、下方のマイクロ
プログラム記憶部・・・２１、上方のマイクロプログラ
ム記憶部・・・２２、下方のマイクロプログラム記憶部
延長部・・・２３、マイクロプログラム順序付は論理回
路・・・２４、デコーダ・・・２５、　条件論理回路・
・・２６、管路レジスタ・・・２７．２８．２９、命令
バッハ・・・３０、デコーダ回路・・・３１、モード・
レジスタ・・・３２、 マルチプレクサ・・・３３、 マイクロプログラム・アドレス拳レジスタ・・・・・・
３４、 マルチプレクサ・・・３５．３６、 加算器・・・３７、 インクリメンタ回路・・・３８、 優先順位エンコーダ回路・・・３９、 デコーダ・・・４Ｇ。 Ｆで・１ Ｌ

Claims (1)

1. 【特許請求の範囲】 １、マイクロインストラクションのシーケンスにより機
   械レベル命令を実行するための マイクロプログラム手段（２０、２４）を 有するデータ処理装置であつて、迅速モー ドを示す第１の状態と緩慢モードを示す第 ２の状態を持つモード選択手段（３２）を 有し、前記機械レベル命令の少なくとも幾 つかが、前記選択手段の状態にしたがつて 選択される二者択一的な迅速及び緩慢マイ クロプログラム・シーケンスを持ち、前記 迅速マイクロプログラム・シーケンスが例 外条件を解決せずにこれらの例外条件を検 出するに有効であり、そして、前記緩慢マ イクロプログラム・シーケンスが例外条件 の検出及び解決の両方に有効であり、迅速 シーケンスの期間に例外条件を検出した時、現在の機械
   レベル命令が放棄されて再び始 動され、そして、前記選択手段が前記第２ の状態に設定され、この選択手段が緩慢マ イクロプログラム・シーケンスの実行に続 いて前記第１の状態にリセットされること を特徴とするデータ処理装置。 ２、特許請求の範囲第１項に記載のデータ処理装置にお
   いて、前記マイクロインストラ クションが圧縮された形で記憶され、そし て、本装置のための制御信号を発生させる ために各マイクロインストラクションの圧 縮状態を解除するためのデコーダ手段（２５）が設けら
   れていることを特徴とするデータ 処理装置。 ３、特許請求の範囲第１項または第２項に記載のデータ
   処理装置において、部分的に一 致する仕方で連続するマイクロインストラ クションを実行するための管路を形成する 複数の処理段階（１０〜１５）を有するこ とを特徴とするデータ処理装置。 ４、特許請求の範囲第１項乃至第３項のいずれかに記載
   のデータ処理装置において、迅 速マイクロプログラム・シーケンスの期間 に例外条件を検出した時、前記マイクロプ ログラム手段（２０、２４）が、全ての例 外条件に対して同一であり所定のマイクロ プログラム・アドレス（ＦＡＳＴＥＲＲ）にマイクロプ
   ログラムのジャンプを行なうこと を特徴とするデータ処理装置。 ５、特許請求の範囲第４項に記載のデータ処理装置にお
   いて、前記所定のマイクロプロ グラム・アドレス（ＦＡＳＴＥＲＲ）が、所定値に割込
   みパラメータを設定するマイクロ プログラム・シーケンスの開始を示し、そ して次に、現在の機械レベル命令の開始時 に、その状態に本装置を復旧させると共に その第２の状態に前記モード選択手段を設 定する復旧シーケンスを開始することを特 徴とするデータ処理装置。 ６、特許請求の範囲第１項乃至第５項のいずれかに記載
   のデータ処理装置において、緩 慢マイクロプログラム・シーケンスの期間 に例外条件を検出した時、そのシーケンス が特定の例外条件に特有のマイクロプログ ラム・アドレスにマイクロプログラムのジ ャンプを開始することを特徴とするデータ 処理装置。 ７、特許請求の範囲第１項乃至第６項のいずれかに記載
   のデータ処理装置において、マ イクロプログラム開始アドレスを発生する ために機械レベル命令を復号化するための 命令デコーダ（３１）を有し、前記モード 選択手段（３２）が、前記機械レベル命令 に関する前記迅速及び緩慢マイクロプログ ラム・シーケンスのためのマイクロプログ ラム開始アドレスに対応する２つの異なる 値の１つを発生するようにそのマイクロプ ログラム開始アドレスを変えるに有効であ ることを特徴とするデータ処理装置。 ８、特許請求の範囲第７項に記載のデータ処理装置にお
   いて、前記マイクロプログラム ・シーケンスを記憶するマイクロプログラ ム記憶部（２０）、この記憶部をアドレス するためのマイクロプログラム・アドレス ・レジスタ（３４）、及び次のソース、す なわち、 （ａ）前記命令デコーダ（３１）により発生される開始
   アドレス、 （ｂ）前記マイクロプログラム・アドレス・レジスタの
   内容をインクリメントする加算 回路（３８）の出力、及び、 （ｃ）迅速マイクロプログラム・シーケンスの期間に発
   生する例外条件を取扱うための マイクロプログラム・シーケンスの開始を 示す所定のアドレス（ＦＡＳＴＥＲＲ）の１つから前記
   マイクロプログラム・アドレス・ レジスタに格納される次のマイクロプログ ラム・アドレスを選択するためのマルチプ レクサ（３５）を有していることを特徴と するデータ処理装置。