JPH01276338A - 入出力エミュレート機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「発明の目的」 （産業上の利用分野） 本発明は、入出カニミーレート機構に関する。

（従来の技術） 近年、半導体技術の進歩により、マイクロプロセッサ、
周辺制御用ＬＳＩ、メモＩＪ　ＬＳＩが比較的安価に供
給される様になった。これらＬＳＩを適宜組合せること
により比較的高性能なコンピュータシステムを提供出来
る。一方、ソフトウェアにおいても標準ＯＳが出現し、
かなりの数の流通ソフトウェアパッケージが欧州できる
環境が供給された。

（発明が解決しようとする課題点） ところで、上述したコンピータシステムにおいて、機能
拡張のために入出力レジスタ（パラメータ）の内容を変
更し対応することがある。このために、拡張前のハード
ウェアで動作していたソフトウェアが正常動作できなく
なることがある。

これを解決するために変更された入出力レジスタのプロ
グラムによるエミュレーションが行われる。

特定の入出力レジスタがＩＯライトされると、ハードウ
ェアロジック部によって、ＣＰＵに対し割シ込みをかけ
る。割り込みによって動き出したエミュレートプログラ
ムがＣＰＵのレジスタなどから、ＩＯライトされたレジ
スタのアドレスとガータを知り、正しい値に変換する。

そして再度ＩＯライトを行い、拡張機能の誤った欧州に
よる誤動作を防ぎ、機能拡張による従来のハードウェア
との互換性を保つ。

ところが、上述したエミュレーションに従えば、ＣＰＵ
なとの性能の向上、高速化が行われると、特定の工０レ
ソスタへのＩＯライトが行われてからＣＰＵに対して割
シ込みが発生し、エミュレートプログラムが動作するま
でに重ねてＩＯライトが行われてしまい、最初のＩＯラ
イトの情報が失われてしまうという問題が生じる。

本発明は上記事情に基づきなされたものであシ、高速化
されたＣＰＵ等によシ、エミュレートゾログラム開始ま
でに行われた複数回の工０ライトの情報をその順序をく
ずすこと々く記憶し、従来とは一部互換を持たないＩＯ
レジスタへのライトをソフトウェアによるエミュレーシ
ョンで互換性を持たせる入出力エミュレート機構を提供
することを目的とする。

［発明の構成］ （課題点を解決するための手段） 本発明は、ある特定のレジスタに対する入出力ライト時
のデータバスとアドレスバスの内容ヲ保持スるデータ・
アドレスバッファと、ＣＰＵからＩＯレジスタへのＩＯ
ライトを常に監視し、ある特定のＩＯレジスタへのＩＯ
ライトであることを検知し、ＣＰＵに対し割込みを発し
、エミュレーションプログラムの実行を促すと共にバッ
ファカウンタの操作を行う・・−ドウエアロシック部と
、この・・−ドウエアロシック部から更新の操作をうけ
、バッファ上の次にデータ・アドレスバスの内容全格納
すべき場所を指示するバッファカウンタとを具備し、あ
る特定の従来のユーザプログラムから機能拡張の入出力
レジスタに対しデータセットが行われた場合に、ライト
された順序に従って入出力アドレス、データを記憶し、
プログラムによるエミュレーションを行うことを特徴と
するものである。

（作用） 上記構成によシ、ある特定のＩＯレソスタヘデータセッ
トされ庭場合に、その時のアドレスバスとデータバス上
にあるレジスタのアドレス値。

データ値をデータアドレス・々ツファへ格納し、ここで
のデータ・アドレスバッファ上の格納すべき場所はバッ
ファカウンタにより指示される。ハードウェアロジック
部はＣＰＵからＩＯレジスタに対するＩＯライトを常時
監視し続け、ある特定のレジスタへのＩＯライトがない
か判断し、あった場合に、データ・アドレスバッファに
対してその時のアドレスバス、データバスの内容を送り
、バッファカウンタに対して更新を行い、ＣＰＵに対し
て割シ込みの信号を送る。これにより、ある特定のＩＯ
レジスタへのＩＯシライト時そのアドレスとデータをラ
イトされた順序に従って記憶する。

このことにより、従来の方法で対処できなかった最初の
Ｉ’Ｏライトから、エミュレートプログラムの開始まで
に行われた複数回のＩＯレジスタへの工０ライトをトレ
ースすることができる。

（実施例） 以下、図面を庚用して本発明実施例について詳細に説明
する。第１図は本発明の実施例を示すブロック図である
。図において、ｌはＣＰＵであり、ＩＯレジスタに対し
てそのプログラムに従い、データをＩＯライトする。後
述するハードウェアロジック部より割り込み（矢印）を
受ける。２はＩＯレジスタであり、ＣＰＵ　Ｉとアドレ
スバス（点線）データバス（実線）を介して接続される
。３はハードウェアロジック部である。ハードウェアロ
ジック部３は、ＣＰＵ　ＩからＩＯレジスタ２へのＩＯ
ライトを監視し、特定ＩＯレジスタへのＩＯライトが発
生した場合は、バッファにデータ、アドレスバスの内容
を送り、バッファカウンタを更新する。４はバッファカ
ウンタであシ、ハードウェアロジック部３からの更新制
御をうけて、データ・アドレス両バッファへの格納アド
レスを変化させる。５はアドレスバッファであり、ノぐ
ッファカウンタで指示された場所にハードウェアロジッ
ク部３よシ送られてきたアドレスバス上の値を格納する
。またはＣＰＵからの読み出しを受ける。６はデータバ
ッファであシ、バッファカウンタで指示された場所にハ
ードウェアロジック部３よシ送られてきたデータバス上
の値を格納する。またはＣＰＵからの読み出しを受ける
。

以下、本発明実施例の動作について詳細に説明する。図
におけるＣＰＵ　１がユーザプログラム等によってＩＯ
レソスタ２に対するデータセット（■０ライト）を行う
。そのレジスタがエミュレーションを行うレジスタであ
るとハードウェアロジック部３が判断する。ハードウェ
アロジック部３は以下の動作を行なう。つまシ、ＣＰＵ
　ｆとＩＯレジスタ２間のアドレスバス、データバスの
内容をアドレスバッファ５．データバッファ６に送す、
バッファカウンタ４の指す場所に格納させる。又、バッ
ファカウンタ４を次回のＩＯライトに備えて更新する。

更に上記動作と同時にＣＰＵ　７に対して割り込みを発
する。

アドレスバッファ５．データバッファ６へのデータの格
納ハエミュレーションプログラムによって本発明機構が
ディスエーブルされるまで継続される。ＣＰＵ　１はハ
ードウェアロジック部３からの割シ込みによシエミーレ
ートプログラムに制御を移す。ＣＰＵ　Ｉはエミュレー
トプログラムにより、アドレスパ、ファ５．データバッ
ファ６、に格納された工０ライト時のレジスタアドレス
、データを読み出し、そのレジスタへの再設定を行う。

バッファカウンタ４により全てのＩＯライトされたレジ
スタのエミュレートを終了したと判断すれば、エミュレ
ートプログラムを終了し、ユーザプログラムの実行を継
続する。

「発明の効果」 以上説明の様に本発明に従えば、従来の方法で対処でき
なかった最初のＩＯライトからエミュレートプログラム
の開始までに行われた複数回のＩＯレジスタへのＩＯラ
イトをトレースするととができる。

又、従前のものとは一部互換を持たないＩＩＯレジスタ
へのデータセットをソフトウェアによるエミュレーショ
ンで互換を持たせるのに必要な・・−ドウエアが提供出
来る。

【図面の簡単な説明】 第１図は本発明の実施例を示すブロック図である。 ｌ・・・ＣＰＵ、２・・・入出力レジスタ、３・・・ノ
・−ドウエアロシック部、４・・・バッファカウンタ、
５・・・アドレスバッファ、６・・・データバッファ。

Claims (1)

【特許請求の範囲】
1. ある特定のレジスタに対する入出力ライト時のデータバ
   スとアドレスバスの内容を保持するデータ・アドレスバ
   ッファと、ＣＰＵからＩＯレジスタへのＩＯライトを常
   に監視し、ある特定のＩＯレジスタへのＩＯライトであ
   ることを検知し、ＣＰＵに対し割込みを発し、エミュレ
   ーションプログラムの実行を促すと共にバッファカウン
   タの操作を行うハードウェアロジック部と、このハード
   ウェアロジック部から更新を操作をうけ、バッファ上の
   次にデータ・アドレスバスの内容を格納すべき場所を指
   示するバッファカウンタとを具備し、ある特定の従来の
   ユーザプログラムから機能拡張の入出力レジスタに対し
   データセットが行われた場合に、ライトされた順序に従
   って入出力アドレス・データを記憶し、プログラムによ
   るエミュレーションを行うことを特徴とする入出力エミ
   ュレート機構。