JPH01276491A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPH01276491A JPH01276491A JP63103939A JP10393988A JPH01276491A JP H01276491 A JPH01276491 A JP H01276491A JP 63103939 A JP63103939 A JP 63103939A JP 10393988 A JP10393988 A JP 10393988A JP H01276491 A JPH01276491 A JP H01276491A
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- Japan
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- memory
- issued
- timer
- time
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ制御方式に係り、特に、例えばＥＥＰ
ＲＯＭ （電気的に消去・書込み可能なリードオンリメ
モリ）のような、書き込みに長時間を要するメモリへの
、不完全な書き込みを防止するのに好適な、タイマ監視
によるメモリ制御方式〔従来の技術〕 従来のシステムでは、メモリとしては、 ＥＥＰＲＯＭ
が使用されているので、まず、ＥＥＰＲＯＭの機能につ
いて簡単に説明する。
ＲＯＭ （電気的に消去・書込み可能なリードオンリメ
モリ）のような、書き込みに長時間を要するメモリへの
、不完全な書き込みを防止するのに好適な、タイマ監視
によるメモリ制御方式〔従来の技術〕 従来のシステムでは、メモリとしては、 ＥＥＰＲＯＭ
が使用されているので、まず、ＥＥＰＲＯＭの機能につ
いて簡単に説明する。
Ｅ Ｅ Ｐ ＲＯＭは、書き込みアドレスと、書き込み
データを対応づけて記憶するレジスタを複数個内蔵し、
書き込みアドレスと書き込みデータと書き込み指示が組
みになって、一定時間を以内の時間間隔で次々に発行さ
れた時、すなわち、一つの書き込み指示と次の書き込み
指示との間の時間がｔ以内であるという条件を満たしな
がら複数個の書き込み指示が一つのメモリに対して発行
された時、書き込みアドレスと書き込みデータをレジス
タにストアしていき、内蔵するレジスタ全部に書き込み
アドレスと書き込みデータをストアし終るか、あるいは
、ある書き込み指示が発行された後、一定時間を後まで
に、次の書き込み指示が与えられないという条件が成立
したならば、書き込み動作に入り、レジスタにストアさ
れた書き込みアドレスと書き込みデータにより書き込み
を行い、書き込み終了までは、読み出しおよび書き込み
が不可能となる。そして書き込み終了時には、書き込み
終了を知らせる信号を発する。
データを対応づけて記憶するレジスタを複数個内蔵し、
書き込みアドレスと書き込みデータと書き込み指示が組
みになって、一定時間を以内の時間間隔で次々に発行さ
れた時、すなわち、一つの書き込み指示と次の書き込み
指示との間の時間がｔ以内であるという条件を満たしな
がら複数個の書き込み指示が一つのメモリに対して発行
された時、書き込みアドレスと書き込みデータをレジス
タにストアしていき、内蔵するレジスタ全部に書き込み
アドレスと書き込みデータをストアし終るか、あるいは
、ある書き込み指示が発行された後、一定時間を後まで
に、次の書き込み指示が与えられないという条件が成立
したならば、書き込み動作に入り、レジスタにストアさ
れた書き込みアドレスと書き込みデータにより書き込み
を行い、書き込み終了までは、読み出しおよび書き込み
が不可能となる。そして書き込み終了時には、書き込み
終了を知らせる信号を発する。
従来のシステムでは、ＥＥＰＲＯＭを制御するのに、特
開昭６１−２４２４００号公報のように、メモリの書き
込み動作中にはそのメモリへの書き込みをハードウェア
で禁止するだけで、複数回連続して発行したメモリへの
書き込みが、不完全、すなわち、一つのメモリに対する
書き込み指示間の時間間隔が規定値の一定時間を以内で
なくなり、メモリが書き込み動作中で、受け付けられな
い。従って、実行されない命令が発行されたことを認識
する機構が考慮されていなかった。
開昭６１−２４２４００号公報のように、メモリの書き
込み動作中にはそのメモリへの書き込みをハードウェア
で禁止するだけで、複数回連続して発行したメモリへの
書き込みが、不完全、すなわち、一つのメモリに対する
書き込み指示間の時間間隔が規定値の一定時間を以内で
なくなり、メモリが書き込み動作中で、受け付けられな
い。従って、実行されない命令が発行されたことを認識
する機構が考慮されていなかった。
上記従来技術は、複数回連続して発行したメモリへの書
き込み指示が不完全、すなわち、メモリが書き込み動作
中でアクセス不可能の時にメモリに対して書き込み指示
をしたことを認識することについて考慮がなされておら
ず、ＣＰＵがメモリに対して連続して書き込み指示を発
行している最中に、ＣＰＵが、例えば、緊急割り込みの
処理などをして、割り込み処理終了後、再び、割り込み
受け付は前の続きのメモリ書き込み指示を発行した時、
指示を発行した時点では、メモリは、規定の一定時間ｔ
が経過したため、書き込み動作中でメモリのアクセスが
不可能であったという場合などに書き込み指示が不完全
であったことをＣＰＵが認識できないという問題があっ
た。
き込み指示が不完全、すなわち、メモリが書き込み動作
中でアクセス不可能の時にメモリに対して書き込み指示
をしたことを認識することについて考慮がなされておら
ず、ＣＰＵがメモリに対して連続して書き込み指示を発
行している最中に、ＣＰＵが、例えば、緊急割り込みの
処理などをして、割り込み処理終了後、再び、割り込み
受け付は前の続きのメモリ書き込み指示を発行した時、
指示を発行した時点では、メモリは、規定の一定時間ｔ
が経過したため、書き込み動作中でメモリのアクセスが
不可能であったという場合などに書き込み指示が不完全
であったことをＣＰＵが認識できないという問題があっ
た。
本発明の目的は、書き込み指示の不完全性をＣＰＵが複
数の書き込み指示終了後、チエツク可能とし、書き込み
指示が不完全であった場合は、リトライを可能とするこ
とにある。
数の書き込み指示終了後、チエツク可能とし、書き込み
指示が不完全であった場合は、リトライを可能とするこ
とにある。
上記目的は、書き込み不完全が生じた場合′１′になる
フリップフロップとメモリー個ごとに、あるいは、シス
テム全体に一つのタイマを設け、各メモリごとにタイマ
を設けた場合は、あるメモリに書き込み指示が発行され
た時、対応するタイマが時間計測を開始し、計測開始後
、一定時間ｔが経過する前に同一メモリに再び書き込み
指示が発行された時はタイマの時間計測をやり直すとい
う方法でタイマによる時間計測を行い、タイマが時間計
測開始から一定時間ｔが経過したことを検知し、かつ、
対応するメモリが書き込みを終了していない時、同一メ
モリに書き込み指示が発行されたならば、フリップフロ
ップが１になるような機構を設けることにより、また、
システム全体に一つのタイマを設けた場合は、いずれか
のメモリに書き込み指示が発行された時、タイマが時間
計ＷＩＪを開始し、計測開始後、一定時間ｔが経過する
前にいずれかのメモリに書き込み指示が発行された時は
タイマの時間計測をやり直すという方法でタイマによる
時間計測を行い、タイマが時間計測開始から、一定時間
ｔが経過したことを検知し、かつ、いずれかのメモリが
書き込みを終了していない時、いずれかのメモリに書き
込み指示が発行されたならば、上記フリップフロップが
１になるような機構を設けることにより達成される。
フリップフロップとメモリー個ごとに、あるいは、シス
テム全体に一つのタイマを設け、各メモリごとにタイマ
を設けた場合は、あるメモリに書き込み指示が発行され
た時、対応するタイマが時間計測を開始し、計測開始後
、一定時間ｔが経過する前に同一メモリに再び書き込み
指示が発行された時はタイマの時間計測をやり直すとい
う方法でタイマによる時間計測を行い、タイマが時間計
測開始から一定時間ｔが経過したことを検知し、かつ、
対応するメモリが書き込みを終了していない時、同一メ
モリに書き込み指示が発行されたならば、フリップフロ
ップが１になるような機構を設けることにより、また、
システム全体に一つのタイマを設けた場合は、いずれか
のメモリに書き込み指示が発行された時、タイマが時間
計ＷＩＪを開始し、計測開始後、一定時間ｔが経過する
前にいずれかのメモリに書き込み指示が発行された時は
タイマの時間計測をやり直すという方法でタイマによる
時間計測を行い、タイマが時間計測開始から、一定時間
ｔが経過したことを検知し、かつ、いずれかのメモリが
書き込みを終了していない時、いずれかのメモリに書き
込み指示が発行されたならば、上記フリップフロップが
１になるような機構を設けることにより達成される。
市販のＥＥＰＲＯＭ、すなわち、電気的に消去・書き込
み可能なリードオンリメモリでは、一定時間ｔが１００
〜５００μｓｅｃと幅がある。そこで、タイマを１００
μｓｅｃ経過を検知するようにしておけば、１００μＳ
ｅｃ経過後に発行されたメモリへの書き込み指示に対し
て、書き込みが不完全であったことを示すフリップフロ
ップに１を立てるので、実際は、一定時間が５００μｓ
ｅｃであって、書き込み指示が受け付けられた場合でも
書き込みの不完全と認知される可能性はあるが、逆に、
書き込みの不完全が発生した場合、必ず、タイマは一定
時間を経過を検知するので書き込み不完全の発生が認知
されないということはない。
み可能なリードオンリメモリでは、一定時間ｔが１００
〜５００μｓｅｃと幅がある。そこで、タイマを１００
μｓｅｃ経過を検知するようにしておけば、１００μＳ
ｅｃ経過後に発行されたメモリへの書き込み指示に対し
て、書き込みが不完全であったことを示すフリップフロ
ップに１を立てるので、実際は、一定時間が５００μｓ
ｅｃであって、書き込み指示が受け付けられた場合でも
書き込みの不完全と認知される可能性はあるが、逆に、
書き込みの不完全が発生した場合、必ず、タイマは一定
時間を経過を検知するので書き込み不完全の発生が認知
されないということはない。
また、システム全体にタイマを一個設ける場合、あるメ
モリへの書き込み指示発行後、一定時間を経過以後、た
だちに、別のメモリに書き込み指示を発行した場合、別
々の二つのメモリに書き込み指示をしたので書き込み指
示は正しく受け付けられるが、タイマは一つしかないた
め書き込み不完全を示すフリップフロップに１が点灯す
る。しかし、逆に、書き込み不完全が発生した時は、必
ずタイマは、一定時間ｔが経過したことを検知している
ため、書き込み不完全が発生したことが認知されないと
いうことはない。
モリへの書き込み指示発行後、一定時間を経過以後、た
だちに、別のメモリに書き込み指示を発行した場合、別
々の二つのメモリに書き込み指示をしたので書き込み指
示は正しく受け付けられるが、タイマは一つしかないた
め書き込み不完全を示すフリップフロップに１が点灯す
る。しかし、逆に、書き込み不完全が発生した時は、必
ずタイマは、一定時間ｔが経過したことを検知している
ため、書き込み不完全が発生したことが認知されないと
いうことはない。
以下、本発明の一実施例を第１図により説明する。
第１図は本発明のメモリ制御方式を採用したシステムの
一例である。
一例である。
以下で第１図を用いて、メモリアクセス動作を説明する
。
。
まず、ＣＰＵＩは、ＥＥＦＲＯＭ４に書き込みを行う前
に、書き込みエラーフリップフロップ８を０にリセット
しておく。次に、ＣＰＵは書き込むべきアドレス、デー
タ、書き込み指示をバス２を通して発行する。バスに乗
った信号は、メモリ制御装置３によってデコードされ、
どのＥＥＦＲＯＭ４に書き込むべきか判断され、メモリ
制御装置３は、適当なＥＥＦＲＯＭ４に書き込み指示を
発行する。
に、書き込みエラーフリップフロップ８を０にリセット
しておく。次に、ＣＰＵは書き込むべきアドレス、デー
タ、書き込み指示をバス２を通して発行する。バスに乗
った信号は、メモリ制御装置３によってデコードされ、
どのＥＥＦＲＯＭ４に書き込むべきか判断され、メモリ
制御装置３は、適当なＥＥＦＲＯＭ４に書き込み指示を
発行する。
書き込み指示を受けたＥＥＦＲＯＭ４は１００ナノ秒程
度経過するとＲ／Ｂ信号をＯにして書き込み指示後、一
定時間ｔが経過しても次の書き込み指示が来ない場合は
書き込み動作に入り、書き込み終了後、Ｒ／Ｂ信号を１
に戻す。
度経過するとＲ／Ｂ信号をＯにして書き込み指示後、一
定時間ｔが経過しても次の書き込み指示が来ない場合は
書き込み動作に入り、書き込み終了後、Ｒ／Ｂ信号を１
に戻す。
さて、書き込み指示を受けたＥＥＦＲＯＭ４に対応する
タイマ５は、カウンタ６、および、タイマ内フリップフ
ロップ７から成るが、書き込み指示により、内部のカウ
ンタにより、時間計測を開始する。ここでもし、時間計
測開始後、一定時間ｔが経過する前に、次の書き込み指
示が、対応するＥＥＦＲＯＭ４に対して発行された場合
、タイマ５は、時間計測をやり直す方式をとる。カウン
タ６により時間計測を開始した後、一定時間ｔが経過し
て、対応するメモリに対して書き込み指示が発行されな
かった場合、カウンタ６は、タイマ内フリップフロップ
７に１をセットする。タイマ内フリップフロップは、タ
イマに対応するＥＩＥＰＲＯＭ４のＲ／Ｂ信号が０から
１に変化する時、すなわち、ＥＥＦＲＯＭ４の書き込み
動作が終了した時０にリセットされる。タイマ内フリッ
プフロップ７の内容が−であり、かつ、対応するＥＥＦ
ＲＯＭ ４は書き込み指示が発行された場合、ＥＥＦＲ
ＯＭ４は書き込み動作中であるから、書き込み指示を受
け付けず、その時に論理回路９が、書き込み不完全であ
ることを認知し、書き込みエラーフリップフロップ８に
１をセットする。
タイマ５は、カウンタ６、および、タイマ内フリップフ
ロップ７から成るが、書き込み指示により、内部のカウ
ンタにより、時間計測を開始する。ここでもし、時間計
測開始後、一定時間ｔが経過する前に、次の書き込み指
示が、対応するＥＥＦＲＯＭ４に対して発行された場合
、タイマ５は、時間計測をやり直す方式をとる。カウン
タ６により時間計測を開始した後、一定時間ｔが経過し
て、対応するメモリに対して書き込み指示が発行されな
かった場合、カウンタ６は、タイマ内フリップフロップ
７に１をセットする。タイマ内フリップフロップは、タ
イマに対応するＥＩＥＰＲＯＭ４のＲ／Ｂ信号が０から
１に変化する時、すなわち、ＥＥＦＲＯＭ４の書き込み
動作が終了した時０にリセットされる。タイマ内フリッ
プフロップ７の内容が−であり、かつ、対応するＥＥＦ
ＲＯＭ ４は書き込み指示が発行された場合、ＥＥＦＲ
ＯＭ４は書き込み動作中であるから、書き込み指示を受
け付けず、その時に論理回路９が、書き込み不完全であ
ることを認知し、書き込みエラーフリップフロップ８に
１をセットする。
ＣＰＵは、ＥＥＦＲＯＭ４１．、複数個のｆき込み指示
を次々に発行して終了したならば、書き込みエラーフリ
ップフロップ８をバス２を通して読み出し、内容が１で
あったならば、初期に書き込みエラーフリップフロップ
８をＯにリセットしであるので、書き込みが不完全であ
ったと判断して、書き込みを再度行う。
を次々に発行して終了したならば、書き込みエラーフリ
ップフロップ８をバス２を通して読み出し、内容が１で
あったならば、初期に書き込みエラーフリップフロップ
８をＯにリセットしであるので、書き込みが不完全であ
ったと判断して、書き込みを再度行う。
このようにして、次々に発行したＥＥＦＲＯＭ４への書
き込み指示が不完全であっても、ＣＰＵ１は容易にリト
ライすることができる。
き込み指示が不完全であっても、ＣＰＵ１は容易にリト
ライすることができる。
本発明によれば、ソフトウェアが自ら書き込み指示発行
を行う時間間隔の監視をしなくてもよいという効果があ
る。
を行う時間間隔の監視をしなくてもよいという効果があ
る。
第１図は本発明の一実施例を示すシステムブロツク図で
ある。 １・・・ＣＰＵ （中央処理装置）、２・・・バス、３
・・・メモリ制御装置、４・・・ＥＥＰＲＯＭ （電気
的に消去、書き込み可能なリードオンリメモリ）、５・
・・タイマ、６・・・カウンタ、７・・・タイマ内フリ
ップフロップ、８・・・書き込みエラーフリップフロッ
プ、９・・・論理回路。 第 １ 図
ある。 １・・・ＣＰＵ （中央処理装置）、２・・・バス、３
・・・メモリ制御装置、４・・・ＥＥＰＲＯＭ （電気
的に消去、書き込み可能なリードオンリメモリ）、５・
・・タイマ、６・・・カウンタ、７・・・タイマ内フリ
ップフロップ、８・・・書き込みエラーフリップフロッ
プ、９・・・論理回路。 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、アドレスとデータを伴った書き込み指示が、次々と
一定時間以内の時間間隔で発行される限り、前記書き込
み指示の数が一定数以内である限り、前記書き込み指示
が全て受け付けられ、前記書き込み指示を全て受け付け
た後、一定時間Ｓをかけて前記書き込み指示に従い、書
き込みを行うメモリを単数個または複数個と、前記メモ
リにアクセス可能なＣＰＵをもつシステムにおいて、 前記各メモリに対応して、一つのメモリに対して発行さ
れる書き込み指示と前記メモリに対して発行される次の
書き込み指示の間の時間間隔を計測するタイマと、前記
同一メモリに対して発行される書き込み指示間の時間間
隔で前記一定時間を越えるものがあった場合、一になる
フリップフロップを設けたことを特徴とするメモリ制御
方式。 ２、特許請求の範囲第１項において、前記システム内の
あるメモリに発行される書き込み指示と、次に発行され
たシステム内のあるメモリに対する書き込み指示との間
の時間間隔を計測するタイマと、前記タイマにより計測
された、あるメモリへの書き込み指示と、次に発行され
たあるメモリへの書き込み指示との間の時間間隔が、前
記一定時間を越えたものがあった場合、一になるフリッ
プフロップを設けたことを特徴とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63103939A JPH01276491A (ja) | 1988-04-28 | 1988-04-28 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63103939A JPH01276491A (ja) | 1988-04-28 | 1988-04-28 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01276491A true JPH01276491A (ja) | 1989-11-07 |
Family
ID=14367414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63103939A Pending JPH01276491A (ja) | 1988-04-28 | 1988-04-28 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01276491A (ja) |
-
1988
- 1988-04-28 JP JP63103939A patent/JPH01276491A/ja active Pending
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