JPS63200254A - メモリ書込制御回路 - Google Patents
メモリ書込制御回路Info
- Publication number
- JPS63200254A JPS63200254A JP62031424A JP3142487A JPS63200254A JP S63200254 A JPS63200254 A JP S63200254A JP 62031424 A JP62031424 A JP 62031424A JP 3142487 A JP3142487 A JP 3142487A JP S63200254 A JPS63200254 A JP S63200254A
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- JP
- Japan
- Prior art keywords
- ram
- data
- output
- timer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 abstract description 11
- 230000006378 damage Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータシステムにおけるＲ Ａ
Ｍ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
への書込制御回路に関する。
Ｍ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
への書込制御回路に関する。
一般にマイクロコンピュータシステムに設けられている
ＲＡＭにデータを書込む場合には、ＲＡＭの書込端子に
ＣＰＵからの書込信号を出力するが、従来のマイクロコ
ンピュータシステムでは、ＲＡＭの書込端子は書込信号
線等を用いてＣＰＵ０書込端子に直接接続され、ＣＰＵ
の書込端子から書込信号が出力されるときにはいつでも
ＲＡＭへの書込が可能とされている。
ＲＡＭにデータを書込む場合には、ＲＡＭの書込端子に
ＣＰＵからの書込信号を出力するが、従来のマイクロコ
ンピュータシステムでは、ＲＡＭの書込端子は書込信号
線等を用いてＣＰＵ０書込端子に直接接続され、ＣＰＵ
の書込端子から書込信号が出力されるときにはいつでも
ＲＡＭへの書込が可能とされている。
上述した従来のマイクロコンピュータシステムでは、常
時ＲＡＭへの書込が可能であるため、例えばプログラム
エラー、またはプログラムの暴走が生じた時にＲＡＭに
誤書込され、リセットをかけて再スタートさせたときに
、ＲＡＭ内の大切なデータが破壊されるおそれがある。
時ＲＡＭへの書込が可能であるため、例えばプログラム
エラー、またはプログラムの暴走が生じた時にＲＡＭに
誤書込され、リセットをかけて再スタートさせたときに
、ＲＡＭ内の大切なデータが破壊されるおそれがある。
プログラム暴走時には、例えばオートノーマスリセット
等を使用してプログラムの自動再スタートは可能である
が、データ破壊の防止手段は存在していない。
等を使用してプログラムの自動再スタートは可能である
が、データ破壊の防止手段は存在していない。
本発明はＲＡＭへの誤書込を防止し、ＲＡＭにおけるデ
ータ破壊を確実に防止することを可能としたメモリ書込
制御回路を提供することを目的としている。
ータ破壊を確実に防止することを可能としたメモリ書込
制御回路を提供することを目的としている。
本発明のメモリ書込制御回路は、特定の番地に特定のデ
ータが書込まれたことを検出して出力するデコーダ回路
と、このデコーダ回路の出力により起動されタイムアツ
プするまでその出力を保持するタイマと、ＣＰＵからＲ
ＡＭに出力される書込信号をタイマの出力信号に基づい
て制御し、タイマのタイムアツプの間のみ書込信号をＲ
ＡＭに出力可能に構成したゲート回路とを備え、この間
以外ではＲＡＭへの書込を禁止して暴走時等におけるＲ
ＡＭへの誤書込及びデータ破壊を防止する構成としてい
る。
ータが書込まれたことを検出して出力するデコーダ回路
と、このデコーダ回路の出力により起動されタイムアツ
プするまでその出力を保持するタイマと、ＣＰＵからＲ
ＡＭに出力される書込信号をタイマの出力信号に基づい
て制御し、タイマのタイムアツプの間のみ書込信号をＲ
ＡＭに出力可能に構成したゲート回路とを備え、この間
以外ではＲＡＭへの書込を禁止して暴走時等におけるＲ
ＡＭへの誤書込及びデータ破壊を防止する構成としてい
る。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例をブロックで示した回路図で
ある。ＣＰＵＩはアドレス端子Ａｄｄｒ、とデータ端子
Ｄａ ｔａが夫々アドレスバス２及びデータバス３に接
続されており、これらのバス２．３を通してＲＡＭ５が
接続されている。また、バス２゜３にはデコーダ回路６
が接続されており、このデコード回路６は前記ＣＰＵＩ
の書込端子■に書込信号線４により接続され、デコーダ
回路内のある特定のアドレスに特定のデータが書込まれ
た時にこれを検出してパルスを出力するように構成され
ている。このデコーダ回路６の出力端にはタイマ７が接
続されており、デコーダ回路６からの信号が入力された
時に起動され、所定の時間を経過（タイムアツプ）する
までその出力を保持させることができる。更にこのタイ
マ７の出力はオアゲート回路８の一方の入力に接続され
ている。このオアゲート回路８の他一方の入力には前記
書込信号線４が接続されおり、かつオアゲート回路８の
出力はＲＡＭ５の書込端子■に接続されている。
ある。ＣＰＵＩはアドレス端子Ａｄｄｒ、とデータ端子
Ｄａ ｔａが夫々アドレスバス２及びデータバス３に接
続されており、これらのバス２．３を通してＲＡＭ５が
接続されている。また、バス２゜３にはデコーダ回路６
が接続されており、このデコード回路６は前記ＣＰＵＩ
の書込端子■に書込信号線４により接続され、デコーダ
回路内のある特定のアドレスに特定のデータが書込まれ
た時にこれを検出してパルスを出力するように構成され
ている。このデコーダ回路６の出力端にはタイマ７が接
続されており、デコーダ回路６からの信号が入力された
時に起動され、所定の時間を経過（タイムアツプ）する
までその出力を保持させることができる。更にこのタイ
マ７の出力はオアゲート回路８の一方の入力に接続され
ている。このオアゲート回路８の他一方の入力には前記
書込信号線４が接続されおり、かつオアゲート回路８の
出力はＲＡＭ５の書込端子■に接続されている。
次に、以上の回路構成による書込動作を説明する。
第２図は第１図の回路の動作を説明するためのタイミン
グ図である。図において、Ａｄｄｒ、はアドレスバス２
．［１ａｔａはデータバス３，１ｃＰｔｌはＣＰＵ１の
書込信号、 Ｔｉｍｅｒ ｏｕｔはタイマ７の出力。
グ図である。図において、Ａｄｄｒ、はアドレスバス２
．［１ａｔａはデータバス３，１ｃＰｔｌはＣＰＵ１の
書込信号、 Ｔｉｍｅｒ ｏｕｔはタイマ７の出力。
■ＲＡＭはゲート回路８の各出力波形を示している。
同図において、先ずｔｌにてデコーダ回路６の特定アド
レスＡ８に特定データＤ、がＣＰＵＩにより書込まれる
と、デコーダ回路６によりタイマ７が起動され、Ｔｉｍ
ｅｒ ｏｕｔが“Ｌ”になる。この状態がＲＡＭ書込許
可である。
レスＡ８に特定データＤ、がＣＰＵＩにより書込まれる
と、デコーダ回路６によりタイマ７が起動され、Ｔｉｍ
ｅｒ ｏｕｔが“Ｌ”になる。この状態がＲＡＭ書込許
可である。
次に、ｔ２においてＣＰＵＩがＲＡＭ５にデータを書込
んだとする。即ち、アドレスバス２にＲＡＭのアドレス
ＡＲＡＭをセットし、データバス３に書込むべきデータ
Ｄ２をセットし、書込信号■ＣＰｕを“Ｌ″にすると、
ゲート回路８の両方の入力が“し”となり、出力即ちＲ
ＡＭ５の書込端子籠に加えられる信号１ｉｆＲＲＡＭも
“Ｌｌとなり、データバス３上のデータがＲＡＭ５に書
込まれる。
んだとする。即ち、アドレスバス２にＲＡＭのアドレス
ＡＲＡＭをセットし、データバス３に書込むべきデータ
Ｄ２をセットし、書込信号■ＣＰｕを“Ｌ″にすると、
ゲート回路８の両方の入力が“し”となり、出力即ちＲ
ＡＭ５の書込端子籠に加えられる信号１ｉｆＲＲＡＭも
“Ｌｌとなり、データバス３上のデータがＲＡＭ５に書
込まれる。
タイマ７のタイムアツプ時間Ｔが経過すると（ｔ３ ）
、タイマ７の出力が“Ｈ”となる。その後は、仮にｔ
４にてＲＡＭ５にアドレスＡＩＩ工にデータＤ４の書込
操作を行なってもゲート回路８の出力は“Ｈ″のままで
あり、ＲＡＭ５にはデータの書込は行われない。書込を
行うには再びデコーダ回路６の特定アドレスＡ、に特定
データＤｘを書込めば、またその時点からＴだけの間は
ＲＡＭ５への書込は可能である。
、タイマ７の出力が“Ｈ”となる。その後は、仮にｔ
４にてＲＡＭ５にアドレスＡＩＩ工にデータＤ４の書込
操作を行なってもゲート回路８の出力は“Ｈ″のままで
あり、ＲＡＭ５にはデータの書込は行われない。書込を
行うには再びデコーダ回路６の特定アドレスＡ、に特定
データＤｘを書込めば、またその時点からＴだけの間は
ＲＡＭ５への書込は可能である。
したがって、この例ではデコーダ回路６の特定アドレス
Ａ８に特定データＤ８を書込んだ時から一定時間Ｔの間
のみＲＡＭへの書込が可能とされるため、ＣＰＵＩが暴
走したときにもＲＡＭ内のアドレスに誤ったデータを書
込むおそれは極めて少なくなり、ＲＡＭへの誤書込を防
止でき、データ破壊等を確実に防止することができる。
Ａ８に特定データＤ８を書込んだ時から一定時間Ｔの間
のみＲＡＭへの書込が可能とされるため、ＣＰＵＩが暴
走したときにもＲＡＭ内のアドレスに誤ったデータを書
込むおそれは極めて少なくなり、ＲＡＭへの誤書込を防
止でき、データ破壊等を確実に防止することができる。
以上説明したように本発明は、特定の番地に特定のデー
タが書込まれたことをデコーダ回路で検出してその出力
によりタイマを起動させ、このタイマがタイムアツプす
るまでの間のみＣＰＵからＲＡＭに書込信号を出力可能
に構成しているので、特定のアドレスに特定のデータを
書込んだ時点から所定時間の間のみＲＡＭへの書込が可
能となり、これによりＣＰＵが暴走したときに特定のア
ドレスに特定のデータを書込む確率は非常に小さくなり
、ＲＡＭへの誤書込を防止してデータ破壊等を確実に防
止できる。
タが書込まれたことをデコーダ回路で検出してその出力
によりタイマを起動させ、このタイマがタイムアツプす
るまでの間のみＣＰＵからＲＡＭに書込信号を出力可能
に構成しているので、特定のアドレスに特定のデータを
書込んだ時点から所定時間の間のみＲＡＭへの書込が可
能となり、これによりＣＰＵが暴走したときに特定のア
ドレスに特定のデータを書込む確率は非常に小さくなり
、ＲＡＭへの誤書込を防止してデータ破壊等を確実に防
止できる。
第１図は本発明の一実施例の回路図、第２図は第１図の
回路の動作を説明するためのタイミング図である。 １・・・ＣＰＵ、２・・・アドレスバス、３・・・デー
タハ′ス、４・・・書込信号線、５・・・ＲＡＭ、６・
・・デコーダ回路、７・・・タイマ、８・・・オアゲー
ト回路。 第１図 第２図
回路の動作を説明するためのタイミング図である。 １・・・ＣＰＵ、２・・・アドレスバス、３・・・デー
タハ′ス、４・・・書込信号線、５・・・ＲＡＭ、６・
・・デコーダ回路、７・・・タイマ、８・・・オアゲー
ト回路。 第１図 第２図
Claims (1)
- （１）ＣＰＵ、ＲＡＭを備えるマイクロコンピュータシ
ステムにおいて、特定の番地に特定のデータが書込まれ
たことを検出して出力するデコーダ回路と、このデコー
ダ回路の出力により起動されタイムアップするまでその
出力を保持するタイマと、ＣＰＵからＲＡＭに出力され
る書込信号を前記タイマの出力信号に基づいて制御し、
前記タイムアップの間のみ書込信号をＲＡＭに出力可能
に構成したゲート回路とを備えることを特徴とするメモ
リ書込制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031424A JPS63200254A (ja) | 1987-02-16 | 1987-02-16 | メモリ書込制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031424A JPS63200254A (ja) | 1987-02-16 | 1987-02-16 | メモリ書込制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63200254A true JPS63200254A (ja) | 1988-08-18 |
Family
ID=12330862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62031424A Pending JPS63200254A (ja) | 1987-02-16 | 1987-02-16 | メモリ書込制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63200254A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0370054A (ja) * | 1989-08-09 | 1991-03-26 | Canon Inc | 電子機器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56134400A (en) * | 1980-02-21 | 1981-10-21 | Taimupuretsukusu Inc | Memory protecting device and data processor having same device |
| JPS57135500A (en) * | 1981-02-16 | 1982-08-21 | Nec Corp | Data memory protecting circuit |
| JPS6133556A (ja) * | 1984-07-25 | 1986-02-17 | Fujitsu Ltd | メモリの書込み保護方式 |
-
1987
- 1987-02-16 JP JP62031424A patent/JPS63200254A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56134400A (en) * | 1980-02-21 | 1981-10-21 | Taimupuretsukusu Inc | Memory protecting device and data processor having same device |
| JPS57135500A (en) * | 1981-02-16 | 1982-08-21 | Nec Corp | Data memory protecting circuit |
| JPS6133556A (ja) * | 1984-07-25 | 1986-02-17 | Fujitsu Ltd | メモリの書込み保護方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0370054A (ja) * | 1989-08-09 | 1991-03-26 | Canon Inc | 電子機器 |
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