JPH01278173A - 画像読取装置 - Google Patents
画像読取装置Info
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- JPH01278173A JPH01278173A JP63108804A JP10880488A JPH01278173A JP H01278173 A JPH01278173 A JP H01278173A JP 63108804 A JP63108804 A JP 63108804A JP 10880488 A JP10880488 A JP 10880488A JP H01278173 A JPH01278173 A JP H01278173A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- bank
- channel
- memory
- data
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storing Facsimile Image Data (AREA)
- Bus Control (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はファクシミリ等において、読取画像データを符
号化し、その符号データをメモリに蓄積する方式の画像
読取装置に関するものである。
号化し、その符号データをメモリに蓄積する方式の画像
読取装置に関するものである。
従来、ファクシミリ等におけるハードウェアにおける符
号化回路をもつ読取装置は、第６図のようにＣＣＤ等の
読取部７０１と、符号化部７０２の間に読取データを一
時だくわえるラインメモリ７０３をもつよう構成されて
いる。
号化回路をもつ読取装置は、第６図のようにＣＣＤ等の
読取部７０１と、符号化部７０２の間に読取データを一
時だくわえるラインメモリ７０３をもつよう構成されて
いる。
このような構成がとられている理由は、ＣＣＤを用いた
読取部７０１では一定速の基本クロックに同期して各画
素のアナログデータを読み出さなければならないが、こ
のアナログデータを２値化したものを直接一般に知られ
るモディファイド／’％フマン方式（ＭＨ）やモディフ
ァイドリード方式（ＭＲ）による符号化を行う符号化部
７０２に入力して処理するには、非常に高速な処理が必
要とされるからである。
読取部７０１では一定速の基本クロックに同期して各画
素のアナログデータを読み出さなければならないが、こ
のアナログデータを２値化したものを直接一般に知られ
るモディファイド／’％フマン方式（ＭＨ）やモディフ
ァイドリード方式（ＭＲ）による符号化を行う符号化部
７０２に入力して処理するには、非常に高速な処理が必
要とされるからである。
また、仮に上述の高速処理が実現できたとしても、符号
化データを汎用のマイクロコンピュータ７０６のシステ
ム・バス７０４を使って、システム・上の画像メモリ７
０５にＤＭＡ転送することは、ＤＭＡ転送に要する時間
を考えると、実現は困難である。
化データを汎用のマイクロコンピュータ７０６のシステ
ム・バス７０４を使って、システム・上の画像メモリ７
０５にＤＭＡ転送することは、ＤＭＡ転送に要する時間
を考えると、実現は困難である。
以上の理由から、読取データを少なくとも、１５４２分
を一担ラインメモリ７０３に記憶し、符号化部７０２は
このライン・メモリ７０３内のデータを使って、符号化
処理するよう構成することで、ＤＭＡ転送の速度に応じ
て符号化処理を一時的に休止しても読取データが消失し
ないようにしている。
を一担ラインメモリ７０３に記憶し、符号化部７０２は
このライン・メモリ７０３内のデータを使って、符号化
処理するよう構成することで、ＤＭＡ転送の速度に応じ
て符号化処理を一時的に休止しても読取データが消失し
ないようにしている。
〔発明が解決しようとしている問題点３以上のように、
従来例の構成では読取部７０１と、符号化部７０２の間
に、ラインメモリ７０３が必要となり、このラインメモ
リ制御のためのアドレス生成回路、ラインメモリの選択
回路等が必要となる。
従来例の構成では読取部７０１と、符号化部７０２の間
に、ラインメモリ７０３が必要となり、このラインメモ
リ制御のためのアドレス生成回路、ラインメモリの選択
回路等が必要となる。
また、符号化結果のコート長はその読取データの内容に
より大幅に増減するため、符号化処理時間及びＤＭＡ転
送時間が変動するので、原稿の１ライン読取のための駆
動は、間欠的な動きにならざるを得ない。従って、１ラ
インの読取速度を高速にようとすると、原稿搬送に用い
るパルスモータは自動周波数の高い高価なものが必要と
なる欠点がある。
より大幅に増減するため、符号化処理時間及びＤＭＡ転
送時間が変動するので、原稿の１ライン読取のための駆
動は、間欠的な動きにならざるを得ない。従って、１ラ
インの読取速度を高速にようとすると、原稿搬送に用い
るパルスモータは自動周波数の高い高価なものが必要と
なる欠点がある。
また、一般に大容量画像メモリは数メガバイトオーダー
の容量を持つ為、マイクロコンピュータの実アドレス空
間上にその全てを配置せず、バンク構造となるよう構成
される。従って、バンクにまたがってＤＭＡ転送を行う
には、−担、ＤＭＡ動作を止め、バンクアドレスを変更
する為のプログラム動作を実行しなければならず。
の容量を持つ為、マイクロコンピュータの実アドレス空
間上にその全てを配置せず、バンク構造となるよう構成
される。従って、バンクにまたがってＤＭＡ転送を行う
には、−担、ＤＭＡ動作を止め、バンクアドレスを変更
する為のプログラム動作を実行しなければならず。
また、上記ＤＭＡ転送中はＣＰＵは他のバンクの内容を
アクセスできなくなる欠点がある。
アクセスできなくなる欠点がある。
本発明は、以上の点に鑑みてなされたもので、読取デー
タを一定周期ごとに出力する読取手段と、前記読取デー
タを入力し符号化処理を行う符号化手段と、前記符号化
手段から出力される符号データをダイレクト・メモリア
クセス（ＤＭＡ）方式により、記憶する記憶手段を有し
、前記符号化手段からの符号データのＤＭＡ転送用に複
数のＤＭＡチャンネルを割り当て、１つのＤＭＡチャン
ネルを所定回数使用するごとに使用するＤＭＡチャンネ
ルを切替える様に構成したものである。
タを一定周期ごとに出力する読取手段と、前記読取デー
タを入力し符号化処理を行う符号化手段と、前記符号化
手段から出力される符号データをダイレクト・メモリア
クセス（ＤＭＡ）方式により、記憶する記憶手段を有し
、前記符号化手段からの符号データのＤＭＡ転送用に複
数のＤＭＡチャンネルを割り当て、１つのＤＭＡチャン
ネルを所定回数使用するごとに使用するＤＭＡチャンネ
ルを切替える様に構成したものである。
また、前記記憶手段はバンク構造をもつ大容量画像メモ
リであって、複数のメモリ・バンクのうちの１つを選択
する為のバンク・アドレスを記憶するバンクレジスタを
複数もち、これらのバンク・レジスタをそれぞれのＤＭ
Ａチャンネルの実行時にのみ選択される各ＤＭＡチャン
ネル固有のバンクレジスタと、いずれのＤＭＡチャンネ
ルも非実行時に選択されるデイフオルト・バンク・レジ
スタとすることにより、ＤＭＡチャンネルの切替えに同
期して、ＤＭＡ実行時に選択されるバンク・レジスタを
切替える構成としたものである。
リであって、複数のメモリ・バンクのうちの１つを選択
する為のバンク・アドレスを記憶するバンクレジスタを
複数もち、これらのバンク・レジスタをそれぞれのＤＭ
Ａチャンネルの実行時にのみ選択される各ＤＭＡチャン
ネル固有のバンクレジスタと、いずれのＤＭＡチャンネ
ルも非実行時に選択されるデイフオルト・バンク・レジ
スタとすることにより、ＤＭＡチャンネルの切替えに同
期して、ＤＭＡ実行時に選択されるバンク・レジスタを
切替える構成としたものである。
また、前記読取手段からの１ラインの読取データの出力
開始信号を割込要求信号とし、この割込処理において、
前記符号データの転送に用いるＤＭＡチャンネルのサー
ビス終了か否かを検索し、終了チャンネルがあった場合
には、新たなＤＭＡ転送アドレスと、そのバンクアドレ
スとを、再度、該当するＤＭＡチャンネルと、バンク・
レジスタとに再設定する構成としたものである。
開始信号を割込要求信号とし、この割込処理において、
前記符号データの転送に用いるＤＭＡチャンネルのサー
ビス終了か否かを検索し、終了チャンネルがあった場合
には、新たなＤＭＡ転送アドレスと、そのバンクアドレ
スとを、再度、該当するＤＭＡチャンネルと、バンク・
レジスタとに再設定する構成としたものである。
これにより、原稿を読取り、画像メモリに蓄積する時の
原稿搬送速度が一定速度となるように、又、上記読取、
蓄積動作中にＣＰＵはＤＭＡ動作にかかわりなく、画像
メモリのどこにでもアクセス可能となるようにしたもの
である。
原稿搬送速度が一定速度となるように、又、上記読取、
蓄積動作中にＣＰＵはＤＭＡ動作にかかわりなく、画像
メモリのどこにでもアクセス可能となるようにしたもの
である。
以下、本発明を好ましい実施例を用いて説明する。
本実施例は、ファクシミリの読取系において、符号デー
タを２つのＤＭＡチャンネルを用いｔ、４つのバンクか
ら構成される画像メモリにＤＭＡ転送して画像データを
メモリ蓄積する場合のものである。
タを２つのＤＭＡチャンネルを用いｔ、４つのバンクか
ら構成される画像メモリにＤＭＡ転送して画像データを
メモリ蓄積する場合のものである。
第】図は本実施例の構成図であり、１はＣＯＤ等の受光
素子により、一定周期ごとに原稿を読み取り、２値化デ
ータに変換し、シリアルデータとして出力する読取部、
２は前記読取部ｌからのシリアル２値データを、第５図
の符号体系により符号化し、画像メモリにＤＭＡ転送す
る符号化部、３は転送開始アドレス、転送回数を設定さ
れることにより、外部からのＤＭＡ要求（ＤＲＱ）に対
し、ＤＭＡ許可信号（ＤＡＣＫ信号）、ＤＭＡ対象のメ
モリアドレスを出力するＤＭＡチャンネルを２チヤンネ
ルもつＤＭＡ制御部、４はシステムを制御する演算処理
部（ＣＰＵ）、５は４つのバンクより構成される大容量
画像メモリ、６は２つのＤＭＡチャンネル用のバンク・
レジスタ２つと、前記ＤＭＡ以外が画像メモリ５をアク
セスする際に用いられるバンクレジスタ１つの計３つの
バンクレジスタをもち、選択的にこれらのレジスタの内
容に従い、４つのバンクのうち、いずれか１つのバンク
を選択するバンク制御部、７は読取部ｌからの１ライン
読取開始の信号をトリガとして、原稿の１ライン搬送を
行うパルスモータ制御部である。
素子により、一定周期ごとに原稿を読み取り、２値化デ
ータに変換し、シリアルデータとして出力する読取部、
２は前記読取部ｌからのシリアル２値データを、第５図
の符号体系により符号化し、画像メモリにＤＭＡ転送す
る符号化部、３は転送開始アドレス、転送回数を設定さ
れることにより、外部からのＤＭＡ要求（ＤＲＱ）に対
し、ＤＭＡ許可信号（ＤＡＣＫ信号）、ＤＭＡ対象のメ
モリアドレスを出力するＤＭＡチャンネルを２チヤンネ
ルもつＤＭＡ制御部、４はシステムを制御する演算処理
部（ＣＰＵ）、５は４つのバンクより構成される大容量
画像メモリ、６は２つのＤＭＡチャンネル用のバンク・
レジスタ２つと、前記ＤＭＡ以外が画像メモリ５をアク
セスする際に用いられるバンクレジスタ１つの計３つの
バンクレジスタをもち、選択的にこれらのレジスタの内
容に従い、４つのバンクのうち、いずれか１つのバンク
を選択するバンク制御部、７は読取部ｌからの１ライン
読取開始の信号をトリガとして、原稿の１ライン搬送を
行うパルスモータ制御部である。
そして、同図中の各信号は、それぞれ次のような働きを
する。
する。
ａは読取部ｌが１ラインの読取開始時に発生する１パル
スの読取同期信号、ｂは２値化されたシリアル画像デー
タ、ｃ、ｄは符号化部２にＤＭＡ転送可能なデータがで
きた時、１ワードごとにＤＭＡ制御部３に対し、ＤＭＡ
要求をする信号（ＤＲＱ）であり、それぞれＤＭＡチャ
ンネルの０．１に対応する。
スの読取同期信号、ｂは２値化されたシリアル画像デー
タ、ｃ、ｄは符号化部２にＤＭＡ転送可能なデータがで
きた時、１ワードごとにＤＭＡ制御部３に対し、ＤＭＡ
要求をする信号（ＤＲＱ）であり、それぞれＤＭＡチャ
ンネルの０．１に対応する。
ｅ、ｆは上記ＤＲＱ信号ｃ、ｄに対し、ＤＭＡ制御部が
応答するＤＭＡ実行許可信号（ＤＡＣＫ）、ｇ、ｈはＤ
ＭＡ制御部がバス使用権をかく得する為に、ＣＰＵ４に
対してそれを要求する信号（）ＩＲＱ）、およびＣＰＵ
からの許だく信号（ＨＡＣＫ）、ｌ＋Ｊ＋に＋’はＣＰ
Ｕ４またはＤＭＡ転送により、画像メモリがアクセス対
象になった時、それぞれの動作に応じたバンク・レジス
タの内容をデコードして、４つのバンクのうち、いずれ
か１つをアクセス対象とするかを選択す之バンクセレク
ト信号（ＢＳＯ〜３）、ｍはＤＭＡ制御部３に対しＣＰ
Ｕがあらかじめ設定した回数のＤＭＡ転送が実行される
と、１パルスの信号が出力されるサービス終了信号（Ｔ
Ｃ）である。
応答するＤＭＡ実行許可信号（ＤＡＣＫ）、ｇ、ｈはＤ
ＭＡ制御部がバス使用権をかく得する為に、ＣＰＵ４に
対してそれを要求する信号（）ＩＲＱ）、およびＣＰＵ
からの許だく信号（ＨＡＣＫ）、ｌ＋Ｊ＋に＋’はＣＰ
Ｕ４またはＤＭＡ転送により、画像メモリがアクセス対
象になった時、それぞれの動作に応じたバンク・レジス
タの内容をデコードして、４つのバンクのうち、いずれ
か１つをアクセス対象とするかを選択す之バンクセレク
ト信号（ＢＳＯ〜３）、ｍはＤＭＡ制御部３に対しＣＰ
Ｕがあらかじめ設定した回数のＤＭＡ転送が実行される
と、１パルスの信号が出力されるサービス終了信号（Ｔ
Ｃ）である。
以下、順を追って、本実施例の動作を説明する。
まず、画像メモリ５は、いくつかの一連のアドレスをも
つ単位（以下、ブロックと記す）に区分けして、管理さ
れ、画像データは一連のメモリ蓄積動作ごとにこれら複
数のブロックを用いて記憶される。この記憶画像データ
をファイルと呼する。ＣＰＵ４はファイルの管理データ
としてこれらのブロックナンバーとその順序を記憶して
おく。
つ単位（以下、ブロックと記す）に区分けして、管理さ
れ、画像データは一連のメモリ蓄積動作ごとにこれら複
数のブロックを用いて記憶される。この記憶画像データ
をファイルと呼する。ＣＰＵ４はファイルの管理データ
としてこれらのブロックナンバーとその順序を記憶して
おく。
このように、メモリ５をブロック単位に使う理由は、記
憶した複数のファイルがかならずしも入力した順番に送
信等により、この画像メモリ５から消される訳ではない
為、このようなブロックの概念を用いずにメモリ５に蓄
積すると、メモリ５の未使用領域が不定長の多数の領域
に分割されてしまうからである。
憶した複数のファイルがかならずしも入力した順番に送
信等により、この画像メモリ５から消される訳ではない
為、このようなブロックの概念を用いずにメモリ５に蓄
積すると、メモリ５の未使用領域が不定長の多数の領域
に分割されてしまうからである。
また、上記の１ブロツクの大きさとしては、ｌラインの
符号データのＤＭＡ転送途中で、新たに別のブロックを
選択する為のＣＰＵ４の介在を不要とする必要があるの
で、理論的に最長となる１ラインの符号長を使用するＤ
ＭＡチャンネル数で割った値以上の大きさとしなければ
ならない。
符号データのＤＭＡ転送途中で、新たに別のブロックを
選択する為のＣＰＵ４の介在を不要とする必要があるの
で、理論的に最長となる１ラインの符号長を使用するＤ
ＭＡチャンネル数で割った値以上の大きさとしなければ
ならない。
まず、画像読取に先だって、ＣＰＵ４は画像メモリ５の
中の未使用ブロックを２つ検索する。こうして求められ
た２つのブロックのバンクアドレス、ブロック先頭アド
レス、ブロック長をそれぞれＤＭＡのチャンネル０、チ
ャンネルｌを制御する為のバンク制御部６のバンクレジ
スタ及びＤＭＡ制御部３のスタート・アドレス・レジス
タ、カウント・レジスタに設定する。
中の未使用ブロックを２つ検索する。こうして求められ
た２つのブロックのバンクアドレス、ブロック先頭アド
レス、ブロック長をそれぞれＤＭＡのチャンネル０、チ
ャンネルｌを制御する為のバンク制御部６のバンクレジ
スタ及びＤＭＡ制御部３のスタート・アドレス・レジス
タ、カウント・レジスタに設定する。
次に、ＣＰＵ４はＤＭＡのチャンネルＯ及び１を同時に
動作可能状態にして、読取部１、符号化部２を起動する
。符号化部２には１ラインが何画素かを設定する。
動作可能状態にして、読取部１、符号化部２を起動する
。符号化部２には１ラインが何画素かを設定する。
読取部１はその内部で１ラインの読取周期を規定する一
定周期の信号ａを生成し、同期をとるため、符号化部２
）ＣＰＵ４、モータ駆動部７に出力す゛る。
定周期の信号ａを生成し、同期をとるため、符号化部２
）ＣＰＵ４、モータ駆動部７に出力す゛る。
読取部１は上記の信号ａを出力したのち、ｌラインの読
取シリアルデータｂを符号化部２に出力し、所定の読取
時間が経過すると、再び同期信号ａを出力するという動
作をくり返す。
取シリアルデータｂを符号化部２に出力し、所定の読取
時間が経過すると、再び同期信号ａを出力するという動
作をくり返す。
前記同期信号ａに従って、各部は次の動作を行う。
モータ駆動部７は、上記の信号ａの周期内に所定の１ラ
インの送り量となるよう、原稿搬送モータを駆動する。
インの送り量となるよう、原稿搬送モータを駆動する。
符号化部２は新たなｌラインの開始であることを認識し
、既設定されたｌライン分の符号化が終了すると、１ラ
インの終了コードを付加して１ラインの符号化を終る。
、既設定されたｌライン分の符号化が終了すると、１ラ
インの終了コードを付加して１ラインの符号化を終る。
ＣＰＵ４は信号ａを割込要求として、ＤＭＡ制御部３の
内部に設けられるステータス・レジスタを参照し、読取
に用いているＤＭＡチャンネルＯ及び１のいずれかが、
あらかじめ設定したブロック長に相当する量のＤＭＡ転
送を終了したか否かを判定する。
内部に設けられるステータス・レジスタを参照し、読取
に用いているＤＭＡチャンネルＯ及び１のいずれかが、
あらかじめ設定したブロック長に相当する量のＤＭＡ転
送を終了したか否かを判定する。
ここで、終了していたＤＭＡチャンネルがあったならば
、ＣＰＵ４は新たな転送ブロックとして使用すべき未使
用ブロックを検索し、ＤＭＡ制御部３及びバンク制御部
６に再度そのチャンネルを使用すべく、所定の値を設定
する。
、ＣＰＵ４は新たな転送ブロックとして使用すべき未使
用ブロックを検索し、ＤＭＡ制御部３及びバンク制御部
６に再度そのチャンネルを使用すべく、所定の値を設定
する。
以上のように１ラインごとの同期がとられてシステムが
動作する。
動作する。
次に符号データに関する動作を説明する。
符号化部２はＤＭＡチャンネルのＯ及び１いずれも使用
できるように構成されるが最初はチャンネルＯを使って
ＤＭＡ転送を行う。読取部１から入力される画像データ
ｂは符号化部２で符号化され、転送するｌワードの符号
がそろうと、ＤＭＡ制御部２に対しＤＭＡ転送要求信号
Ｃを出力する。ＤＭＡ制御部３は上記の要求を受付ける
と、ＣＰＵ４に対し、システムバスの使用権を要求する
信号ｇを出力する。
できるように構成されるが最初はチャンネルＯを使って
ＤＭＡ転送を行う。読取部１から入力される画像データ
ｂは符号化部２で符号化され、転送するｌワードの符号
がそろうと、ＤＭＡ制御部２に対しＤＭＡ転送要求信号
Ｃを出力する。ＤＭＡ制御部３は上記の要求を受付ける
と、ＣＰＵ４に対し、システムバスの使用権を要求する
信号ｇを出力する。
ＣＰＵ４はこの要求を受は付けると、信号りによりＤＭ
Ａ制御部３に、バスの使用を許可する。ＤＭＡ制御部３
はこの許可を受けると、符号化部２に対しＤＭＡ転送す
る符号データをバス上に出力するよううながす信号ｅを
出力するとともに、アドレスバス上に目的とするメモリ
アドレスを出力する。そしてこの信号ｅは、バンク制御
部６にも入力され゛、バンク制御部６はあらかじめ設定
されたＤＭＡチャンネルＯ用のバンクレジスタの内容か
ら該当するメモリバスを指定する選択信号ｉ＋ｊ＋に＋
１のいずれか１つをイネーブル状態とする。
Ａ制御部３に、バスの使用を許可する。ＤＭＡ制御部３
はこの許可を受けると、符号化部２に対しＤＭＡ転送す
る符号データをバス上に出力するよううながす信号ｅを
出力するとともに、アドレスバス上に目的とするメモリ
アドレスを出力する。そしてこの信号ｅは、バンク制御
部６にも入力され゛、バンク制御部６はあらかじめ設定
されたＤＭＡチャンネルＯ用のバンクレジスタの内容か
ら該当するメモリバスを指定する選択信号ｉ＋ｊ＋に＋
１のいずれか１つをイネーブル状態とする。
以上の動作により、符号データは画像メモリ５の指定バ
ンク上の指定アドレスにＤＭＡ転送される。
ンク上の指定アドレスにＤＭＡ転送される。
又、ＤＭＡ制御部３の信号ｍは各チャンネルに設定され
たＤＭＡ転送回数分の動作が終了した時、１パルスを出
力するものであり、符号化部２はこの信号ｍを受けると
、その次からのＤＭＡ要求を出力するチャンネルを切換
えるよう構成される。従って、今、チャンネル０を使っ
ていて、上記信号ｍを受けると、次ワードからはチャン
ネル１を使ってＤＭＡを行う。これは信号ｍを受けるご
とに再帰的に行われる。
たＤＭＡ転送回数分の動作が終了した時、１パルスを出
力するものであり、符号化部２はこの信号ｍを受けると
、その次からのＤＭＡ要求を出力するチャンネルを切換
えるよう構成される。従って、今、チャンネル０を使っ
ていて、上記信号ｍを受けると、次ワードからはチャン
ネル１を使ってＤＭＡを行う。これは信号ｍを受けるご
とに再帰的に行われる。
以上に説明したように、ＤＭＡ制御部の信号Ｃ２ｄ、
ｅ、 ｆ、 ｇ、 ｈ、 ｍおよび内部ステータス・レ
ジスタにより各チャンネルのサービス状況を参照する。
ｅ、 ｆ、 ｇ、 ｈ、 ｍおよび内部ステータス・レ
ジスタにより各チャンネルのサービス状況を参照する。
また、更に、信号ｅ及びｆでバンクレジスタを選択する
とともに、終了信号ｍにより使用するＤＭＡチャンネル
を切替える。
とともに、終了信号ｍにより使用するＤＭＡチャンネル
を切替える。
第２図は、バンク制御部６の構成例である。１０はＤＭ
Ａチャンネル０用バンクレジスタ、１１はＤＭＡチャン
ネル１用バンクレジスタ、１２は上記バンクレジスタ１
０．１１が非選択の時、選択されるデイフォルト・バン
クレジスタ、１３はＡ、Ｂを入力として、デコード値を
Ｙ。−Ｙ３いずれか１つに出力するバイナリ・デコーダ
であり、また、ＤＯ〜Ｄ１はシステム・データバスのデ
ータＯ及び３ Ｃ５Ｏ。
Ａチャンネル０用バンクレジスタ、１１はＤＭＡチャン
ネル１用バンクレジスタ、１２は上記バンクレジスタ１
０．１１が非選択の時、選択されるデイフォルト・バン
クレジスタ、１３はＡ、Ｂを入力として、デコード値を
Ｙ。−Ｙ３いずれか１つに出力するバイナリ・デコーダ
であり、また、ＤＯ〜Ｄ１はシステム・データバスのデ
ータＯ及び３ Ｃ５Ｏ。
■、２はＣＰＵのプログラム制御による上記１０．１１
゜１２の書込み選択信号である。
゜１２の書込み選択信号である。
ＣＰＵ４により、バンクレジスタ１０．１１．１２に所
定のバンクアドレスが書き込まれたのち、ＤＭＡチャン
ネルＯの転送許可信号（ＤＡＣＫＯ）ｅが、真値となる
とバンクレジスタ１０の出力が選択され、バイナリ・デ
コーダ１３によりデコードされ、１−１２いずれか１つ
のバンクが選択される。ＤＭＡチャンネルｌも同様に信
号ｆによりバンクレジスタ１１が選択される。上記の信
号ｅ、ｆ共に真値とならない場合には、バンクレジスタ
１２が選択される。
定のバンクアドレスが書き込まれたのち、ＤＭＡチャン
ネルＯの転送許可信号（ＤＡＣＫＯ）ｅが、真値となる
とバンクレジスタ１０の出力が選択され、バイナリ・デ
コーダ１３によりデコードされ、１−１２いずれか１つ
のバンクが選択される。ＤＭＡチャンネルｌも同様に信
号ｆによりバンクレジスタ１１が選択される。上記の信
号ｅ、ｆ共に真値とならない場合には、バンクレジスタ
１２が選択される。
このように構成することにより読取ＤＭＡ動作中であっ
ても、ＣＰＵ４又は他のＤＭＡチャンネルは前記ＤＭＡ
チャンネルの使用するメモリバンクにかかわらず、どの
メモリバンクに対してもアクセス可能となる。
ても、ＣＰＵ４又は他のＤＭＡチャンネルは前記ＤＭＡ
チャンネルの使用するメモリバンクにかかわらず、どの
メモリバンクに対してもアクセス可能となる。
第３図は符号化部２における使用するＤＭＡチャンネル
の選択回路の構成例である。読取開始時リセット信号Ｒ
ＥＳＥＴにより、ＤＭＡチャンネルＯがまず選択される
。符号化部２の内部において符号化データが転送可能に
なると、図中、ＤＲＤＹ信号が１″になり、ＤＭＡ制御
部３に対し、ＤＲＱＯ（信号Ｃ）を真値にする。これに
対しＤＡＣＫＯ（信号ｅ）が真値になると、前記ＤＲＤ
Ｙ信号は解除され「０」になるものである。
の選択回路の構成例である。読取開始時リセット信号Ｒ
ＥＳＥＴにより、ＤＭＡチャンネルＯがまず選択される
。符号化部２の内部において符号化データが転送可能に
なると、図中、ＤＲＤＹ信号が１″になり、ＤＭＡ制御
部３に対し、ＤＲＱＯ（信号Ｃ）を真値にする。これに
対しＤＡＣＫＯ（信号ｅ）が真値になると、前記ＤＲＤ
Ｙ信号は解除され「０」になるものである。
この構成によりＤＭＡ制御部３から終了信号ｍが入力さ
れると、図中のフリップフロップ３０１が反転し、次回
のＤＭＡからはチャンネル１が選択される。
れると、図中のフリップフロップ３０１が反転し、次回
のＤＭＡからはチャンネル１が選択される。
第４図は上記第３図の動作を示すタイミングチャートで
ある。
ある。
図から明らかな様に、終了信号ｍが入力されることで、
ＤＭＡチャンネルがチャンネル０から、チャンネルｌに
切替えられる。
ＤＭＡチャンネルがチャンネル０から、チャンネルｌに
切替えられる。
なお、第４図において、チャンネル０はメモリバンク０
１チヤンネルｌはメモリバンクｌデイフォルトはメモリ
バンク２が選択されるよう設定されているものとする。
１チヤンネルｌはメモリバンクｌデイフォルトはメモリ
バンク２が選択されるよう設定されているものとする。
第１表は本実施例で用いる符号化表である。コードは属
性を示すフラグ・フィールド２ビツトとデータを示すデ
ータフィル−ドロビットとからなる。フラグフィールド
はデータフィールドが何をあられすかを識別するもので
あり、ｌは画素デー・夕そのもの、２はメークアップラ
ンレングス、３は白のターミネイト・ランレングス、４
は黒のターミネイト・ランレングスを夫々表わす。また
、特殊コードとしてｌラインのエンドコードと１ページ
のエンド・コードとをフラグフィールド及びデータフィ
ールドを用いて表わす。本符号はランレングスが６未満
の場合は、画素データそのものを６ビツトと、フラグ２
ビツトで表わし、ランレングスが６以上なちばランレン
グスで表わすものである。本符号体系の特徴は符号化処
理時間がみじか（、又、符号化コードの発生間隔が最も
速い場合でもＣＯＤ等の読取素子からの画素データの読
出し速度と、大差ない速さなので、−膜内なマイクロコ
ンピュータシステムのＤＭＡ転送速度でも符号データの
転送がリアルタイムで可能な点である。
性を示すフラグ・フィールド２ビツトとデータを示すデ
ータフィル−ドロビットとからなる。フラグフィールド
はデータフィールドが何をあられすかを識別するもので
あり、ｌは画素デー・夕そのもの、２はメークアップラ
ンレングス、３は白のターミネイト・ランレングス、４
は黒のターミネイト・ランレングスを夫々表わす。また
、特殊コードとしてｌラインのエンドコードと１ページ
のエンド・コードとをフラグフィールド及びデータフィ
ールドを用いて表わす。本符号はランレングスが６未満
の場合は、画素データそのものを６ビツトと、フラグ２
ビツトで表わし、ランレングスが６以上なちばランレン
グスで表わすものである。本符号体系の特徴は符号化処
理時間がみじか（、又、符号化コードの発生間隔が最も
速い場合でもＣＯＤ等の読取素子からの画素データの読
出し速度と、大差ない速さなので、−膜内なマイクロコ
ンピュータシステムのＤＭＡ転送速度でも符号データの
転送がリアルタイムで可能な点である。
第１表
（１）フォーマット
ｂ７ ｂ６ ｂ５ ｂ４ ｂ３ ｂ２ ｂｌ ｂ。
１フラグ１ データ １
（２）コード表
ｂ７ ｂ６ ｂ５ ｂ４ ｂ３ ｂ２ ｂｌ ｂＯメ
イクアップ ０ ０ ０ ０ ０ ０ ０ ０
ＭＣＯ：ランレングスＯＯＯＯＯＯ０１ＭＣ６４０００
０００１０ＭＣＩ２８ ０ ０ １ １ １ １ １ １ ＭＣ４０３２白タ
ーミネイト １ ０ ０ ０ ０ ０ ０ ０ Ｗ
ＴＣＯ：ランレングス１００００００ １ ＷＴＣｌ
ｌ ０ ０ ０ ０ ０ １ ０ ＷＴＣ２１０１
１１１１１ＷＴＣ６３ 黒ターミネイト １ １ ０ ０ ０ ０ ０ ０
ＢＴＣＯランレングス１ １ ０ ０ ０ ０ ０
１ ＢＴＣｌｌ １ ０ ０ ０ ０ １ ０
ＢＴＣ２１１１１１１１１ＢＴＣ６３ 生データ ０１０００００１ ライン エンド ０１００００００ ページ エンド ０１１１１１１１ 生データのビット順序は、 ｂ５ ｂ４ ｂ３
’ ｂ２ ｂｌ ｂ。
イクアップ ０ ０ ０ ０ ０ ０ ０ ０
ＭＣＯ：ランレングスＯＯＯＯＯＯ０１ＭＣ６４０００
０００１０ＭＣＩ２８ ０ ０ １ １ １ １ １ １ ＭＣ４０３２白タ
ーミネイト １ ０ ０ ０ ０ ０ ０ ０ Ｗ
ＴＣＯ：ランレングス１００００００ １ ＷＴＣｌ
ｌ ０ ０ ０ ０ ０ １ ０ ＷＴＣ２１０１
１１１１１ＷＴＣ６３ 黒ターミネイト １ １ ０ ０ ０ ０ ０ ０
ＢＴＣＯランレングス１ １ ０ ０ ０ ０ ０
１ ＢＴＣｌｌ １ ０ ０ ０ ０ １ ０
ＢＴＣ２１１１１１１１１ＢＴＣ６３ 生データ ０１０００００１ ライン エンド ０１００００００ ページ エンド ０１１１１１１１ 生データのビット順序は、 ｂ５ ｂ４ ｂ３
’ ｂ２ ｂｌ ｂ。
Ｔｎ＋５ Ｔｎ＋４ Ｔｎ＋３ Ｔｎ＋２ Ｔ
ｎ＋ｌ Ｔｎ第５図は第１図の実施例におけるデータ
の動きを示すタイミングチャートである。
ｎ＋ｌ Ｔｎ第５図は第１図の実施例におけるデータ
の動きを示すタイミングチャートである。
１ライン目、２ライン目はＤＭＡのチャンネルＯを使っ
て、メモリバンク１内の所定のアドレスに符号化データ
が蓄積される。なお、ＤＭＡ非実行時はメモリバンク０
を選択するよう、バンクレジスタにより設定されている
ものとする。
て、メモリバンク１内の所定のアドレスに符号化データ
が蓄積される。なお、ＤＭＡ非実行時はメモリバンク０
を選択するよう、バンクレジスタにより設定されている
ものとする。
３ライン目途中において、ＤＭＡチャンネルＯの所定転
送回数が終了し、この結果ＤＭＡ制御部から終了パルス
Ｔｃが出力され、それ以降のＤＭＡはチャンネルｌを用
いてメモリバンク２内の所定アドレスに転送される。
送回数が終了し、この結果ＤＭＡ制御部から終了パルス
Ｔｃが出力され、それ以降のＤＭＡはチャンネルｌを用
いてメモリバンク２内の所定アドレスに転送される。
４ライン目の同期パルスａによる割込処理において、Ｃ
ＰＵはＤＭＡチャンネル０がすでにサービス終了である
ことを認識し、次の空きブロックとして、メモリバンク
３内のブロックをＤＭＡチャンネル０に割り当てる。
ＰＵはＤＭＡチャンネル０がすでにサービス終了である
ことを認識し、次の空きブロックとして、メモリバンク
３内のブロックをＤＭＡチャンネル０に割り当てる。
４ライン目、５ライン目は引きつづけ、ＤＭＡチャンネ
ル１による転送が続けられ６ライン目途中で、３ライン
目と同様にＤＭＡチャンネル１のサービスが終了し、再
度ＤＭＡチャンネル０に切りかわる。
ル１による転送が続けられ６ライン目途中で、３ライン
目と同様にＤＭＡチャンネル１のサービスが終了し、再
度ＤＭＡチャンネル０に切りかわる。
同図中において、■ライン当りのＤＭＡ転送回数はその
画像内容により、その符号長が変化するのでＤＭＡ転送
量も変わる。
画像内容により、その符号長が変化するのでＤＭＡ転送
量も変わる。
又、読取原稿の終了時には、前述のＣＰＵの割込処理に
おいて、符号化部２に対し、次に１ラインの読取が１ペ
ージの最終ラインとなることを示すコマンドを発行する
。符号化部２はこの終了コマンドを受けることにより、
該当するｌラインの符号化を終了後、第１表に示す所の
ラインエンドコードとページエンドコードの特殊コード
を出力し、符号化コードと同様に画像メモリ５に転送し
、符号化動作を終了する。又、このページエンドコード
を出力したことをステータス情報として符号化部２に保
留し、ＣＰＵ４はこのステータス情報を参照することで
１ページの符号化メモリ蓄積が終了したものと認識する
。
おいて、符号化部２に対し、次に１ラインの読取が１ペ
ージの最終ラインとなることを示すコマンドを発行する
。符号化部２はこの終了コマンドを受けることにより、
該当するｌラインの符号化を終了後、第１表に示す所の
ラインエンドコードとページエンドコードの特殊コード
を出力し、符号化コードと同様に画像メモリ５に転送し
、符号化動作を終了する。又、このページエンドコード
を出力したことをステータス情報として符号化部２に保
留し、ＣＰＵ４はこのステータス情報を参照することで
１ページの符号化メモリ蓄積が終了したものと認識する
。
こののち次原稿の読取、蓄積が必要ならば引きつづくメ
モリアドレスからＤＭＡ転送を行い、次原稿がない場合
はＤＭＡ制御部３内のＤＭＡアドレス・レジスタを参照
し、転送先として設定したメモリブロックのうちどのブ
ロックまでが実際に使われたかを検知し、そのブロック
までで、この画像ファイルが構成されるとして記憶する
。
モリアドレスからＤＭＡ転送を行い、次原稿がない場合
はＤＭＡ制御部３内のＤＭＡアドレス・レジスタを参照
し、転送先として設定したメモリブロックのうちどのブ
ロックまでが実際に使われたかを検知し、そのブロック
までで、この画像ファイルが構成されるとして記憶する
。
前記実施例においては符号化方式として第１表に示すも
のを用いたが、本発明はこの符号化方法に限定されるも
のではない。
のを用いたが、本発明はこの符号化方法に限定されるも
のではない。
又、画像メモリ中の印字出力を行う場合、ＤＭＡ転送に
より復号回路にデータ転送を行い、その復号データをサ
ーマルヘッド等の印字部に出力する時のＤＭＡチャンネ
ルにも、ＤＭＡチャンネル固有のバンク・レジスタを用
いることにより、ＣＰＵ４は印字出力中であっても、画
像メモリ５のいずれのバンクにもアクセス可能となる。
より復号回路にデータ転送を行い、その復号データをサ
ーマルヘッド等の印字部に出力する時のＤＭＡチャンネ
ルにも、ＤＭＡチャンネル固有のバンク・レジスタを用
いることにより、ＣＰＵ４は印字出力中であっても、画
像メモリ５のいずれのバンクにもアクセス可能となる。
さらに同時に前記実施例の読取動作をも並行して処理す
ることも可能となる。
ることも可能となる。
以上説明したように、読取符号データのＤＭＡ転送に複
数チャンネルのＤＭＡを用いることにより、１つのＤＭ
Ａチャンネルの所定転送回数が終了しても即時に他チャ
ンネルによるＤＭＡ動作が可能となるので、ＣＰＵは１
ライン読取ごとの割込処理だけで読取動作を行える。ま
た、読取の１ライン処理速処理一定速となるため、１ラ
インの読取時間を高速にしても、間欠動作では自起動周
波数の高い高価なステッピングモータが必要になるが、
本発明によれば連続動作が可能なので連続応答周波数で
モータを駆動することができ、安価なモータで済む。
数チャンネルのＤＭＡを用いることにより、１つのＤＭ
Ａチャンネルの所定転送回数が終了しても即時に他チャ
ンネルによるＤＭＡ動作が可能となるので、ＣＰＵは１
ライン読取ごとの割込処理だけで読取動作を行える。ま
た、読取の１ライン処理速処理一定速となるため、１ラ
インの読取時間を高速にしても、間欠動作では自起動周
波数の高い高価なステッピングモータが必要になるが、
本発明によれば連続動作が可能なので連続応答周波数で
モータを駆動することができ、安価なモータで済む。
また、読取のＤＭＡにより使用されるメモリバンクはＣ
ＰＵや他のＤＭＡが使うメモリバンクとは全く無関係に
選択できるので読取動作中であっても、ＣＰＵは画像メ
モリ中のどのバンクのデータにもアクセス可能なので、
読取動作中であってもメモリ中の画像データの送信や印
字出力などの処理ができる。
ＰＵや他のＤＭＡが使うメモリバンクとは全く無関係に
選択できるので読取動作中であっても、ＣＰＵは画像メ
モリ中のどのバンクのデータにもアクセス可能なので、
読取動作中であってもメモリ中の画像データの送信や印
字出力などの処理ができる。
以上説明した様に、本発明によると符号化データのＤＭ
Ａ転送用に複数のＤＭＡチャンネルを割り当て、これを
切り換えてＤＭＡ転送を実行することにより、連続的に
符号化データのＤＭＡ転送がなされ、高速処理が可能と
なる。
Ａ転送用に複数のＤＭＡチャンネルを割り当て、これを
切り換えてＤＭＡ転送を実行することにより、連続的に
符号化データのＤＭＡ転送がなされ、高速処理が可能と
なる。
第１図は本発明の実施例を示す図、
第２図はメモリのバンク制御部の構成例を示す図、第３
図は符号化部のＤＭＡ要求のチャンネル切替部の構成例
を示す図、 第４図はＤＭＡ動作とメモリバンクの選択のタイミング
チャート図、 第５図は第１図における１ラインごとの各部の動作タイ
ミングチャート図、 第６図は従来例の構成例を示す図であり、１・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・読取部２・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・符号化部３・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・ＤＭＡ制御部５・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
大容量画像メモリ６・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
メモリ・バンク制御部部１図
図は符号化部のＤＭＡ要求のチャンネル切替部の構成例
を示す図、 第４図はＤＭＡ動作とメモリバンクの選択のタイミング
チャート図、 第５図は第１図における１ラインごとの各部の動作タイ
ミングチャート図、 第６図は従来例の構成例を示す図であり、１・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・読取部２・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・符号化部３・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・ＤＭＡ制御部５・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
大容量画像メモリ６・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
メモリ・バンク制御部部１図
Claims (3)
- （１）読取データを一定周期ごとに出力する読取手段と
、 前記読取データを入力し符号化処理を行う符号化手段と
、 前記符号化手段から出力される符号データを、ダイレク
ト・メモリアクセス（ＤＭＡ）方式により、記憶する記
憶手段を有し、 前記符号化手段からの符号データのＤＭＡ転送用に複数
のＤＭＡチャンネルを割り当て、１つのＤＭＡチャンネ
ルを所定回数使用するごとに使用するＤＭＡチャンネル
を切替えることを特徴とする画像読取装置。 - （２）特許請求の範囲第（１）項に記載の画像読取装置
において、前記記憶手段はバンク構造をもつ大容量画像
メモリであって、複数のメモリ・バンクのうちの１つを
選択する為のバンク・アドレスを記憶するバンクレジス
タを複数もち、 これらのバンク・レジスタをそれぞれのＤＭＡチャンネ
ルの実行時にのみ選択される各ＤＭＡチャンネル固有の
バンクレジスタと、いずれのＤＭＡチャンネルも非実行
時に選択されるデイフオルト・バンク・レジスタとする
ことにより、ＤＭＡチャンネルの切替えに同期して、Ｄ
ＭＡ実行時に選択されるバンク・レジスタを切替えるこ
とを特徴とする画像読取装置。 - （３）特許請求の範囲第（２）項に記載の画像読取装置
において、前記読取手段からの１ラインの読取データの
出力開始信号を割込要求信号とし、この割込処理におい
て、前記符号データの転送に用いるＤＭＡチャンネルの
サービス終了か否かを検索し、終了チャンネルがあった
場合には、新たなＤＭＡ転送アドレスと、そのバンクア
ドレスとを、再度、該当するＤＭＡチャンネルと、バン
ク・レジスタとに再設定することを特徴とする画像読取
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108804A JP2862242B2 (ja) | 1988-04-28 | 1988-04-28 | 画像読取装置 |
| US07/342,910 US5193169A (en) | 1988-04-28 | 1989-04-25 | Image data processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108804A JP2862242B2 (ja) | 1988-04-28 | 1988-04-28 | 画像読取装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01278173A true JPH01278173A (ja) | 1989-11-08 |
| JP2862242B2 JP2862242B2 (ja) | 1999-03-03 |
Family
ID=14493904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63108804A Expired - Fee Related JP2862242B2 (ja) | 1988-04-28 | 1988-04-28 | 画像読取装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5193169A (ja) |
| JP (1) | JP2862242B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100701557B1 (ko) * | 2002-12-26 | 2007-04-02 | 캐논 가부시끼가이샤 | 화상 처리 장치 및 화상 처리 방법 |
| US7495669B2 (en) | 2002-12-26 | 2009-02-24 | Canon Kabushiki Kaisha | Image processing apparatus and image processing method |
Families Citing this family (11)
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| US5826101A (en) * | 1990-09-28 | 1998-10-20 | Texas Instruments Incorporated | Data processing device having split-mode DMA channel |
| US5390304A (en) * | 1990-09-28 | 1995-02-14 | Texas Instruments, Incorporated | Method and apparatus for processing block instructions in a data processor |
| JPH0683321A (ja) * | 1992-09-04 | 1994-03-25 | Fuji Xerox Co Ltd | 画像データ処理装置 |
| JPH06188937A (ja) * | 1992-12-16 | 1994-07-08 | Canon Inc | データ処理装置 |
| CA2135681C (en) * | 1993-12-30 | 2000-01-18 | Srinivas V. Makam | System and method for directly accessing long-term memory devices |
| JPH08307617A (ja) * | 1995-05-10 | 1996-11-22 | Canon Inc | 通信装置 |
| US5657479A (en) * | 1995-12-04 | 1997-08-12 | Silicon Graphics, Inc. | Hierarchical display list processing in graphics data retrieval system |
| JP3580929B2 (ja) | 1996-01-16 | 2004-10-27 | パナソニック コミュニケーションズ株式会社 | 記憶装置 |
| US6795911B1 (en) * | 2000-01-28 | 2004-09-21 | Oki Electric Industry Co., Ltd. | Computing device having instructions which access either a permanently fixed default memory bank or a memory bank specified by an immediately preceding bank selection instruction |
| KR101034493B1 (ko) * | 2004-01-09 | 2011-05-17 | 삼성전자주식회사 | 화상 변환 장치, 화상 변환을 위한 직접 메모리 액세스장치 및 화상 변환을 지원하는 카메라 인터페이스 |
| JP4822952B2 (ja) * | 2006-06-26 | 2011-11-24 | 富士通セミコンダクター株式会社 | 符号化データ転送装置および符号化データ転送方法 |
Citations (2)
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE3176950D1 (en) * | 1981-08-12 | 1989-01-12 | Ibm | Extended addressing apparatus and method for direct storage access devices |
| JPS62192867A (ja) * | 1986-02-20 | 1987-08-24 | Mitsubishi Electric Corp | イメ−ジデ−タを扱うワ−クステ−シヨン |
| US4887224A (en) * | 1986-08-28 | 1989-12-12 | Canon Kabushiki Kaisha | Image data processing apparatus capable of high-speed data encoding and/or decoding |
| US4782439A (en) * | 1987-02-17 | 1988-11-01 | Intel Corporation | Direct memory access system for microcontroller |
| US4891752A (en) * | 1987-03-03 | 1990-01-02 | Tandon Corporation | Multimode expanded memory space addressing system using independently generated DMA channel selection and DMA page address signals |
-
1988
- 1988-04-28 JP JP63108804A patent/JP2862242B2/ja not_active Expired - Fee Related
-
1989
- 1989-04-25 US US07/342,910 patent/US5193169A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6177468A (ja) * | 1984-09-25 | 1986-04-21 | Oki Electric Ind Co Ltd | フアクシミリ装置の画像デ−タ用メモリ構成 |
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| KR100701557B1 (ko) * | 2002-12-26 | 2007-04-02 | 캐논 가부시끼가이샤 | 화상 처리 장치 및 화상 처리 방법 |
| US7495669B2 (en) | 2002-12-26 | 2009-02-24 | Canon Kabushiki Kaisha | Image processing apparatus and image processing method |
| US7675523B2 (en) | 2002-12-26 | 2010-03-09 | Canon Kabushiki Kiasha | Image processing apparatus and image processing method |
| US7817297B2 (en) | 2002-12-26 | 2010-10-19 | Canon Kabushiki Kaisha | Image processing apparatus and image processing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2862242B2 (ja) | 1999-03-03 |
| US5193169A (en) | 1993-03-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |