JPH064398A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH064398A JPH064398A JP16278792A JP16278792A JPH064398A JP H064398 A JPH064398 A JP H064398A JP 16278792 A JP16278792 A JP 16278792A JP 16278792 A JP16278792 A JP 16278792A JP H064398 A JPH064398 A JP H064398A
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- JP
- Japan
- Prior art keywords
- cpu
- address
- access
- data transfer
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ＣＰＵがアクセス速度の違うメモリブロック
をアクセスする際、バスネックにならないようＣＰＵが
並列にメモリブロックをアクセスできるような情報処理
装置を得る。 【構成】 この発明による情報処理器はメモリアクセス
をアクセス期間とデータ転送期間に分けている。アクセ
ス期間にＣＰＵから出力されたアドレスはアドレスラッ
チ回路３でラッチされアドレスデコード回路４でデコー
ドされる。メモリ素子５はアドレスデコード４からのセ
レクト信号ハと制御回路６からの制御信号によりデータ
ニのリード／ライトを行う。アドレスバック回路７はデ
ータ転送期間にラッチしたアドレスロをＣＰＵ１に返す
ことによりどのアクセスによるデータ転送か知らせるも
のである。
をアクセスする際、バスネックにならないようＣＰＵが
並列にメモリブロックをアクセスできるような情報処理
装置を得る。 【構成】 この発明による情報処理器はメモリアクセス
をアクセス期間とデータ転送期間に分けている。アクセ
ス期間にＣＰＵから出力されたアドレスはアドレスラッ
チ回路３でラッチされアドレスデコード回路４でデコー
ドされる。メモリ素子５はアドレスデコード４からのセ
レクト信号ハと制御回路６からの制御信号によりデータ
ニのリード／ライトを行う。アドレスバック回路７はデ
ータ転送期間にラッチしたアドレスロをＣＰＵ１に返す
ことによりどのアクセスによるデータ転送か知らせるも
のである。
Description
【０００１】
【産業上の利用分野】この発明はＣＰＵによりメモリブ
ロックを制御する情報処理装置に関するものである。
ロックを制御する情報処理装置に関するものである。
【０００２】
【従来の技術】図３は情報処理装置の構成図である。１
はＣＰＵ、イはＣＰＵ１から出るバスライン、２はＣＰ
Ｕ１によって制御されるアクセス速度の違うメモリブロ
ックである。図４は従来の図１のメモリブロック２の内
部構成図である。３はＣＰＵから出力されるアドレスを
ラッチしバスサイクルが終了するまで保持するアドレス
ラッチ回路、４はラッチされたアドレスロをデコードし
セレクト信号ハを出力するアドレスデコード回路、５は
セレクト信号ハとメモリブロック２内の信号の入出力を
制御する制御回路６の制御信号によってデータニをリー
ド／ライトするメモリ素子、７はバスサイクルの終了を
示すレディ信号ホを発生するレディ信号発生回路であ
る。
はＣＰＵ、イはＣＰＵ１から出るバスライン、２はＣＰ
Ｕ１によって制御されるアクセス速度の違うメモリブロ
ックである。図４は従来の図１のメモリブロック２の内
部構成図である。３はＣＰＵから出力されるアドレスを
ラッチしバスサイクルが終了するまで保持するアドレス
ラッチ回路、４はラッチされたアドレスロをデコードし
セレクト信号ハを出力するアドレスデコード回路、５は
セレクト信号ハとメモリブロック２内の信号の入出力を
制御する制御回路６の制御信号によってデータニをリー
ド／ライトするメモリ素子、７はバスサイクルの終了を
示すレディ信号ホを発生するレディ信号発生回路であ
る。
【０００３】次に動作について説明する。図３のＣＰＵ
１から出力されたアドレスは図４のアドレスラッチ回路
３でラッチされ、この出力ロはアドレスデコード回路４
でデコードされこのメモリ素子がＣＰＵ１に選ばれたか
どうか判定される。このメモリ素子が選ばれるとアドレ
スデコード回路４がセレクト信号ハを出力し、制御回路
６が制御信号を出力しメモリ素子に対しデータ二のリー
ド／ライトが行われる。この際バスサイクルを終了させ
るためにレディ信号発生回路６がレディ信号キをＣＰＵ
１に出力する。
１から出力されたアドレスは図４のアドレスラッチ回路
３でラッチされ、この出力ロはアドレスデコード回路４
でデコードされこのメモリ素子がＣＰＵ１に選ばれたか
どうか判定される。このメモリ素子が選ばれるとアドレ
スデコード回路４がセレクト信号ハを出力し、制御回路
６が制御信号を出力しメモリ素子に対しデータ二のリー
ド／ライトが行われる。この際バスサイクルを終了させ
るためにレディ信号発生回路６がレディ信号キをＣＰＵ
１に出力する。
【０００４】
【発明が解決しようとする課題】従来の情報処理装置は
以上の様に構成されているので、ＣＰＵ１が１つのメモ
リブロック２にアクセスしメモリ素子がリード／ライト
可能になりレディ信号キが返るまでの間、他のメモリブ
ロックとＣＰＵは停止しておりＣＰＵバスイも未使用状
態になるという問題があった。またＣＰＵをメモリのア
クセス速度に対して高速動作させたときバスネックに陥
る問題があった。
以上の様に構成されているので、ＣＰＵ１が１つのメモ
リブロック２にアクセスしメモリ素子がリード／ライト
可能になりレディ信号キが返るまでの間、他のメモリブ
ロックとＣＰＵは停止しておりＣＰＵバスイも未使用状
態になるという問題があった。またＣＰＵをメモリのア
クセス速度に対して高速動作させたときバスネックに陥
る問題があった。
【０００５】この発明は上記のような課題を解決し、１
つのメモリブロックをアクセスしている間に他のメモリ
ブロックをアクセスできる情報処理装置を得ることを目
的としている。また異なるアクセススピードのメモリブ
ロックに対しても並列動作できることを目的としてい
る。
つのメモリブロックをアクセスしている間に他のメモリ
ブロックをアクセスできる情報処理装置を得ることを目
的としている。また異なるアクセススピードのメモリブ
ロックに対しても並列動作できることを目的としてい
る。
【０００６】
【課題を解決するための手段】この発明に係る情報処理
装置は、バスサイクルをアクセス期間とデータ転送期間
に分け、アクセス期間にＣＰＵ１より出力されたアドレ
スをデータ転送期間にＣＰＵ１に返し、どのメモリブロ
ックに対するデータ転送なのかを知らせることにより、
アクセス期間とデータ転送期間の間に他のメモリブロッ
クをアクセスするような並列動作を可能にするものであ
る。
装置は、バスサイクルをアクセス期間とデータ転送期間
に分け、アクセス期間にＣＰＵ１より出力されたアドレ
スをデータ転送期間にＣＰＵ１に返し、どのメモリブロ
ックに対するデータ転送なのかを知らせることにより、
アクセス期間とデータ転送期間の間に他のメモリブロッ
クをアクセスするような並列動作を可能にするものであ
る。
【０００７】また上記のアドレスをＣＰＵに返す代わり
に、あらかじめＣＰＵにプログラムしてあるメモリブロ
ックナンバをデータ転送期間にＣＰＵに出力し、どのメ
モリブロックに対するデータ転送なのかを知らせるもの
である。
に、あらかじめＣＰＵにプログラムしてあるメモリブロ
ックナンバをデータ転送期間にＣＰＵに出力し、どのメ
モリブロックに対するデータ転送なのかを知らせるもの
である。
【０００８】
【作用】この発明における情報処理装置は、バスサイク
ルをアクセス期間とデータ転送期間に分け、アクセス期
間にＣＰＵ１より出力されたアドレスをデータ転送期間
にＣＰＵ１に返し、どのメモリブロックに対するデータ
転送なのかを知らせるため、アクセス期間とデータ転送
期間の間に他のメモリブロックをアクセスすることがで
き、ＣＰＵ１とメモリブロック、バスラインイを効率よ
く利用することができる。またＣＰＵを高速に動作させ
たときにバスネックに陥らなくなる。
ルをアクセス期間とデータ転送期間に分け、アクセス期
間にＣＰＵ１より出力されたアドレスをデータ転送期間
にＣＰＵ１に返し、どのメモリブロックに対するデータ
転送なのかを知らせるため、アクセス期間とデータ転送
期間の間に他のメモリブロックをアクセスすることがで
き、ＣＰＵ１とメモリブロック、バスラインイを効率よ
く利用することができる。またＣＰＵを高速に動作させ
たときにバスネックに陥らなくなる。
【０００９】また上記のアドレスをＣＰＵ１に返す代わ
りに、あらかじめＣＰＵ１にプログラムしたメモリブロ
ックナンバをデータ転送期間にＣＰＵ１に出力し、どの
メモリブロックに対するデータ転送かを知らせることに
より、アドレスラインを使用せず、データ転送期間中に
もメモリブロックをアクセスできるようにするものであ
る。
りに、あらかじめＣＰＵ１にプログラムしたメモリブロ
ックナンバをデータ転送期間にＣＰＵ１に出力し、どの
メモリブロックに対するデータ転送かを知らせることに
より、アドレスラインを使用せず、データ転送期間中に
もメモリブロックをアクセスできるようにするものであ
る。
【００１０】
実施例１．図１はこの発明の１実施例を示すものであ
り、図３に示すような情報処理装置のメモリブロック２
の内部構成図である。３はＣＰＵから出力されるアドレ
スをラッチしバスサイクルが終了するまで保持するアド
レスラッチ回路、４はラッチされたアドレスロをデコー
ドし、セレクト信号ハを出力するアドレスデコード回
路、５はセレクト信号ハとメモリ２内のデータの入出力
を制御する制御回路６の制御信号によってデータニをリ
ード／ライトするメモリ素子、８はバスサイクルのデー
タ転送期間にＣＰＵに対してラッチされたアドレスロを
返送するアドレスバック回路である。
り、図３に示すような情報処理装置のメモリブロック２
の内部構成図である。３はＣＰＵから出力されるアドレ
スをラッチしバスサイクルが終了するまで保持するアド
レスラッチ回路、４はラッチされたアドレスロをデコー
ドし、セレクト信号ハを出力するアドレスデコード回
路、５はセレクト信号ハとメモリ２内のデータの入出力
を制御する制御回路６の制御信号によってデータニをリ
ード／ライトするメモリ素子、８はバスサイクルのデー
タ転送期間にＣＰＵに対してラッチされたアドレスロを
返送するアドレスバック回路である。
【００１１】前記のように構成された情報処理装置では
バスサイクルのアクセス期間にＣＰＵ１から出力された
アドレスがアドレスラッチ回路３によりラッチされ、ラ
ッチされたアドレスロがアドレスデコード回路４でデコ
ードされ、このメモリブロックがＣＰＵに選ばれたかど
うか判定される。このメモリブロックが選ばれるとアド
レスデコード回路４はメモリブロック５に対してセレク
ト信号ハを出力し制御回路６からの制御信号と合わせて
データ二のリード／ライトが行われる。このデータ転送
期間にアドレスバック回路８はＣＰＵ１に対してラッチ
されたアドレスを返し、どのアクセスに対するデータ転
送かＣＰＵ１に知らせる。アクセス期間からデータ転送
期間までの間ＣＰＵ１は他のメモリブロックをアクセス
することができる。
バスサイクルのアクセス期間にＣＰＵ１から出力された
アドレスがアドレスラッチ回路３によりラッチされ、ラ
ッチされたアドレスロがアドレスデコード回路４でデコ
ードされ、このメモリブロックがＣＰＵに選ばれたかど
うか判定される。このメモリブロックが選ばれるとアド
レスデコード回路４はメモリブロック５に対してセレク
ト信号ハを出力し制御回路６からの制御信号と合わせて
データ二のリード／ライトが行われる。このデータ転送
期間にアドレスバック回路８はＣＰＵ１に対してラッチ
されたアドレスを返し、どのアクセスに対するデータ転
送かＣＰＵ１に知らせる。アクセス期間からデータ転送
期間までの間ＣＰＵ１は他のメモリブロックをアクセス
することができる。
【００１２】実施例２．図２は実施例１のアドレスバッ
ク回路８の代わりにブロックナンバ出力回路９を備えて
おり、データ転送期間にＣＰＵ１にあらかじめプログラ
ムしたメモリブロックナンバを出力することでどのアク
セスに対するデータ転送かＣＰＵ１に知らせる。このメ
モリブロックナンバをアドレスラインを使用せずに転送
することで、データ転送期間にもＣＰＵ１からのアクセ
スを可能にするものである。
ク回路８の代わりにブロックナンバ出力回路９を備えて
おり、データ転送期間にＣＰＵ１にあらかじめプログラ
ムしたメモリブロックナンバを出力することでどのアク
セスに対するデータ転送かＣＰＵ１に知らせる。このメ
モリブロックナンバをアドレスラインを使用せずに転送
することで、データ転送期間にもＣＰＵ１からのアクセ
スを可能にするものである。
【００１３】
【発明の効果】以上説明したようにこの発明では、情報
処理装置のバスサイクルをアクセス期間とデータ転送期
間に分け、データ転送期間にアドレスをメモリブロック
からＣＰＵに返すことにより、アクセス期間とデータ転
送期間の間にＣＰＵが他のメモリブロックをアクセスで
きるようにした。これによりアクセス速度の違うメモリ
ブロックを並列に動作させることができ、メモリのアク
セス速度に対して高速のＣＰＵを使用した時にもバスネ
ックに陥らなくなる。
処理装置のバスサイクルをアクセス期間とデータ転送期
間に分け、データ転送期間にアドレスをメモリブロック
からＣＰＵに返すことにより、アクセス期間とデータ転
送期間の間にＣＰＵが他のメモリブロックをアクセスで
きるようにした。これによりアクセス速度の違うメモリ
ブロックを並列に動作させることができ、メモリのアク
セス速度に対して高速のＣＰＵを使用した時にもバスネ
ックに陥らなくなる。
【００１４】またＣＰＵにあらかじめメモリブロックナ
ンバをプログラムしておき、データ転送期間にＣＰＵに
このメモリブロックナンバを転送することでアドレスラ
インを使用せず、データ転送期間にもＣＰＵが他のメモ
リブロックをアクセスできる。
ンバをプログラムしておき、データ転送期間にＣＰＵに
このメモリブロックナンバを転送することでアドレスラ
インを使用せず、データ転送期間にもＣＰＵが他のメモ
リブロックをアクセスできる。
【図１】この発明の実施例１を示すメモリブロックのブ
ロック図である。
ロック図である。
【図２】この発明の実施例２を示すメモリブロックのブ
ロック図である。
ロック図である。
【図３】情報処理装置の構成図である。
【図４】従来のメモリブロックのブロック図である。
１ ＣＰＵ ２ メモリブロック ３ アドレスラッチ回路 ４ アドレスデコード回路 ５ メモリ素子 ６ 制御回路 ７ レディ発生回路 ８ アドレスバック回路 ９ ブロックナンバ出力回路
Claims (2)
- 【請求項１】 ＣＰＵとそのＣＰＵにアクセスされるア
クセス速度の違う複数のメモリブロックと、各メモリブ
ロック内でＣＰＵからのアドレスをバスサイクル終了ま
で保持するアドレスラッチ回路と、このアドレスラッチ
回路の出力をデコードするアドレスデコード回路と、Ｃ
ＰＵから出力されるデータを記憶するメモリ素子と、Ｃ
ＰＵから出力される制御信号とバスの状態を監視し前記
メモリブロック内の入出力を制御する制御回路と、前記
メモリブロックに対するアクセスをアクセス期間とデー
タ転送期間に分け、この間にＣＰＵが他のメモリブロッ
クをアクセスできるように、データ転送期間にどのメモ
リブロックがデータ転送の準備ができたかを知らせると
ともに、ラッチしたアドレスをＣＰＵに返すアドレスバ
ック回路とを備えたことを特徴とする情報処理装置。 - 【請求項２】 どのメモリブロックがデータ転送の準備
ができたかをＣＰＵに知らせるためあらかじめＣＰＵに
プログラムしたメモリブロックのブロックナンバをＣＰ
Ｕに対して出力するブロックナンバ出力回路を備えたこ
とを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16278792A JPH064398A (ja) | 1992-06-22 | 1992-06-22 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16278792A JPH064398A (ja) | 1992-06-22 | 1992-06-22 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH064398A true JPH064398A (ja) | 1994-01-14 |
Family
ID=15761204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16278792A Pending JPH064398A (ja) | 1992-06-22 | 1992-06-22 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064398A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002259322A (ja) * | 2001-02-27 | 2002-09-13 | Fujitsu Ltd | メモリシステム |
| US8371419B2 (en) | 2008-04-22 | 2013-02-12 | 3M Innovative Properties Company | Hybrid sound absorbing sheet |
| US8469145B2 (en) | 2008-04-14 | 2013-06-25 | 3M Innovative Properties Company | Multilayer sound absorbing sheet |
| US8573358B2 (en) | 2008-05-22 | 2013-11-05 | 3M Innovative Properties Company | Multilayer sound absorbing structure comprising mesh layer |
-
1992
- 1992-06-22 JP JP16278792A patent/JPH064398A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8972688B2 (en) | 2001-02-27 | 2015-03-03 | Fujitsu Semiconductor Limited | Memory system having a plurality of types of memory chips and a memory controller for controlling the memory chips |
| US8977832B2 (en) | 2001-02-27 | 2015-03-10 | Fujitsu Semiconductor Limited | Memory system having a plurality of types of memory chips and a memory controller for controlling the memory chips |
| US10318195B2 (en) | 2001-02-27 | 2019-06-11 | Socionext Inc. | Memory system having a plurality of types of memory chips and a memory controller for controlling the memory chips |
| US8972687B2 (en) | 2001-02-27 | 2015-03-03 | Fujitsu Semiconductor Limited | Memory system having a plurality of types of memory chips and a memory controller for controlling the memory chips |
| US9418029B2 (en) | 2001-02-27 | 2016-08-16 | Socionext Inc. | Memory system having a plurality of types of memory chips and a memory controller for controlling the memory chips |
| US8683165B2 (en) | 2001-02-27 | 2014-03-25 | Fujitsu Semiconductor Limited | Memory system having a plurality of types of memory chips and a memory controller for controlling the memory chips |
| US8972686B2 (en) | 2001-02-27 | 2015-03-03 | Fujitsu Semiconductor Limited | Memory system having a plurality of types of memory chips and a memory controller for controlling the memory chips |
| US10133498B2 (en) | 2001-02-27 | 2018-11-20 | Socionext Inc. | Memory system having a plurality of types of memory chips and a memory controller for controlling the memory chips |
| US8312240B2 (en) | 2001-02-27 | 2012-11-13 | Fujitsu Semiconductor Limited | Memory system having a plurality of types of memory chips and a memory controller for controlling the memory chips |
| JP2002259322A (ja) * | 2001-02-27 | 2002-09-13 | Fujitsu Ltd | メモリシステム |
| US8886897B2 (en) | 2001-02-27 | 2014-11-11 | Fujitsu Semiconductor Limited | Memory system having a plurality of types of memory chips and a memory controller for controlling the memory chips |
| US8469145B2 (en) | 2008-04-14 | 2013-06-25 | 3M Innovative Properties Company | Multilayer sound absorbing sheet |
| US8371419B2 (en) | 2008-04-22 | 2013-02-12 | 3M Innovative Properties Company | Hybrid sound absorbing sheet |
| US8573358B2 (en) | 2008-05-22 | 2013-11-05 | 3M Innovative Properties Company | Multilayer sound absorbing structure comprising mesh layer |
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