JPH01279632A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に係り、特に複数個の電流切
換回路を同一の差動信号で駆動する回路の高速化と動作
の安定化の両立に好適な半導体集積回路に関する。

〔従来の技術〕

複数個の電流切換回路を同一の駆動信号（例えばクロッ
ク信号）で駆動する場合、高速化を図るために差動信号
で駆動することが好ましく、従来第２図に示す回路形式
が用いられていた。この回路は、入力をバッファ回路Ｂ
Ｃで受け、ＯＲ信号とＮ　ＯＲ信号との差動信号で、ラ
ッチ回路Ｔ、　Ｃ内のトランジスタＱ２０−１とＱ２．
１−１で構成した電流切換回路を駆動する形式をとって
いる。電流源■２０゜１２１は、差動信号線の立ち下り
時間を高速化するための放電電流の供給源である。

ところが、この回路で駆動するラッチ回路数を増した場
合、トランジスタのベース・エミッタ間の容量結合によ
る駆動線間の干渉が起り、駆動信号に波形歪を発生する
。

以−ト図面を用いて波形歪について説明する。第３図は
、差動信号ＯＲ，ＮＯＲの波形（ａ）と、ラッチ回路の
出力信号Ｑ、Ｑの波形（ｂ）を示しており、実線で駆動
回路数ｎが１の時を、破線でｎが２４の時の動作波形を
示し°Ｃいる。駆動回路数ｎを増した時、ＯＲ側波形の
立ち下り時に波形歪が生している。この波形歪はＮ　Ｏ
Ｒ側波形の立ち上り波形が容量結合し、ＯＲ側波形の立
ち上り時に影響を与えたためであり、ｎが増す程波形歪
は大きくなる。

この様に波形歪のある差動（９号で駆動されたラッチ回
路の出力信号Ｑ、Ｑは波形歪のない時に比べ時間Δｔた
け遅延する。すなわちラッチ回路の遅延時間がΔｔだけ
増大する。従って波形帳が問題とならない様にｎを小さ
く押入ることが必要となり、バッファ回路ＨＣを複数個
設ける必要が生ずる。

〔発明が解決しようとする課題〕 上記従来技術は、差動信号で駆動した時の両信号間に容
量結合によって生ずる波形歪について配虜がされておら
ず、波形歪を有する入力信号によって、回路の遅延時間
が増大する問題があった。

本発明の目的は、多数個の電流切換回路を、１個のバッ
ファ回路で発生した差動信号で駆動した場合でも、差動
信号に波形歪を生じない様にすることにある。

〔課題を解決するための手段〕

上記目的は、差動信号で駆動する駆動線を、ブロック間
駆ｍＪ線とブロック内駆動線とに分割し、ブロック内駆
動線で駆動する回路数を、差動信号に波形歪が生じない
個数以１・に制限することにより達成される。

〔作用〕

ブロック間駆動線とブロック内駆動線とに分割すること
により、ブロック内駆動線で駆動する回路数を、分割し
ない場合に比較し１／ｂにできる。

ここにｂはブロック数である。駆動回路数を小さくする
ことによって、差１！ｌ」信号間の容量結合による波形
歪をなくすことができるので、波形歪による遅延時間の
増大を避けることができる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。この
実施例では、ブロックをｂ個に分割し、ブロック内での
駆動回路数ｎとした例である。人力をバッファ回路ＢＣ
で受け、差動信号を発生している。トランジスタＱｓｏ
ｒ　Ｑｚｔは、バッファ回路ＢＣの出力用エミッタホロ
アであり、エミッタでブロック間駆動線を駆動し、差動
信号ＯＲ−ｍ　ｒＮＯＲ−ｍを発生する。この両信号を
ベースで受けるトランジスタＱ１２−１１　Ｑｓｓ−ｓ
〜Ｑ工２−ｂ。

Ｑｓｓ−ｂがブロック内駆動線用のエミッタホロアであ
る。これらのエミッタホロアでブロック内の回路を駆動
する。エミッタホロアＱｚｘ−１，ＱＪ３−１で発生し
た差動信号０Ｒ−１，ＭＯＲ−１でブロック１のラッチ
回路ＬＣ−１１〜Ｌ　Ｃ−１，ｎを駆動している。同様
にエミッタホロアＱ　１２−ｈ　＋　Ｑ　ｘｓ−ｂで発
生した差動信号０Ｒ−ｂ、Ｎ０Ｒ−ｂで、ブロックｂの
ラッチ回路Ｌ　Ｃｂ　１−　ｉ、　Ｃ−ｂ　ｎを駆動す
る。電流源Ｉｚｏ〜Ｉｚａは、エミッタホロア電流供給
源であり、抵抗に置換することも可能である。

本実施例によればラッチ回路を直接駆動する差動信号０
Ｒ−１，Ｎ０Ｒ−１で駆動する回路数をｎ個に制限でき
るので、差動信号間の容量結合による波形歪の発生を防
止でき、波形歪による遅延時間の増大をなくすことがで
きる。

次に第４図により、上記差動信号としてクロック信号に
適用した例を説明する。シリーズ・ゲート形ラッチ回路
ＬＡ−１１は、１〜ランジスタＱ４０〜Ｑ　４９　、抵
抗Ｒａｏ−Ｒ４ｇ＋電流源り、ｃｏ−１’、　ｔｚで構
成されている。クロック信号が高電位時トランジスタＱ
４４が導通し、データ人力ＤＥＮ−１１は参照電圧ＶＢ
Ｂと比較され、データ入力に応じたデータ出力Ｑ　１１
　、　Ｑ　ｘ　１が得られる。この状態を一般にラッチ
スルー状態と呼ぶ。クロック信号が高速電位から低電位
に切換る時、トランジスタＱ４３が導通に移り、Ｑ４４
が非導通に移る。このため以後データ入力が変化しても
データ出力の状態は保持される（ラッチ状態） この様にして、シリーズ・ゲート形ラッチ回路は、クロ
ック信−号ＣＬ　Ｋでデータ出力のタイミングが揃えら
れる。ずなオ）ち同期化される。本実施例ではこのクロ
ック信号を差動信号で駆動している。すなわちバッファ
回路の出力をブロック間Ｑ動用差動信号ＯＲ−ｍ　、　
Ｎ　ＯＲ−ｍとし、ブロック内駆動用差動信号ＯＲ，−
１，、Ｎ０１ｉ＜、−１を、エミッタホロアＱ１２−１
！　Ｑ１０−１で発イｊｔ　Ｌでいる。電流源Ｉ　１２
．　Ｉ　ｔａはエミッタホロア電流の供給源である。こ
の種の回路を例えばメモリＬＳＩのアドレスバッファ回
路として用いることによりアドレス入力信号にスキュー
がある場合でもメモリセルの１駆動にスキューによる悪
影響を与えなくできる。

更にワード線駆動回路に用いれば１−配回様の効果が得
られる。

また多ピッ１〜出力のメモリＬＳＴ及び：メモリ／論理
混在ＬＳＩの出力回路に用いれば出力信号の位相を揃え
ることが可能となる。

尚この回路で抵抗Ｒ＜　２　、　Ｒ４３は省略も可能で
ある。

以上はシリーズ・ゲート形ランチ回路について説明して
きたが、クロック信号を用いる他の形式のラッチ回路に
も本発明は有効であることは明白である。更にセット信
号／リセツ１へ信子等にも適用することも可能である。

またブロック間駆動線とブロック内駆動線は、同一の配
線層で形成するのでなく、別々の配線層例えばブロック
内駆動線を素子に最も近い第１層で配線し、ブロック間
駆動線を他の例えば第３層で配線することにより、２種
類の駆動線を設けたことによるチップ面積の増大を最小
限に抑えることができる。

〔発明の効果〕

本発明によれば、１個のバッファ回路で差動駆動できる
回路数を、従来の分割なし時に比較し大幅に増加（分割
したブロック数に比例）できるので、バッファ回路を複
数個設けて駆動した場合に問題となる、バッファ回路間
の遅延時間のばらつきを低減でき、結果として高速動作
を可能にする効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例の回路図、第２図は、従来
例を示す回路図、第３図は差動信号の動作波形図、第４
図はシリーズ・グー１う形ラッチ回路のクロック信号に
本発明を適用した時の一実施例を示す回路図である。

Claims (1)

1. 【特許請求の範囲】 １、多数個のＥＣＬ（エミッタカプルドロジツク：Ｅｍ
   ｉｔｔｅｒＣｏｕｐｌｅｄＬｏｇｉｃ）回路を同一の差
   動信号で駆動する半導体集積回路において、上記ＥＣＬ
   回路を複数のブロックに分割し、差動信号用の駆動線と
   して、ブロック内駆動線とブロック間駆動線とを独立に
   設けるとともに、ブロック間駆動線でベースを駆動する
   エミッタホロアトランジスタを複数個設けて、それらの
   トランジスタのエミッタにブロック内駆動線を接続して
   、ブロック内駆動線で、分割したブロック内のＥＣＬ回
   路を差動信号で駆動することを特徴とする半導体集積回
   路。 ２、上記ブロック内駆動線とブロック間駆動線とを異な
   る配線層で形成したことを特徴とする請求項第１項記載
   の半導体集積回路。