JPS6152019A - 論理回路 - Google Patents
論理回路Info
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- JPS6152019A JPS6152019A JP59172336A JP17233684A JPS6152019A JP S6152019 A JPS6152019 A JP S6152019A JP 59172336 A JP59172336 A JP 59172336A JP 17233684 A JP17233684 A JP 17233684A JP S6152019 A JPS6152019 A JP S6152019A
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- JP
- Japan
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- flop
- flip
- clock signal
- master
- circuit
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- Pending
Links
- 230000001934 delay Effects 0.000 claims description 2
- 230000007257 malfunction Effects 0.000 abstract description 3
- 230000004069 differentiation Effects 0.000 abstract description 2
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000000630 rising effect Effects 0.000 description 7
- 230000015654 memory Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the primary-secondary type
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は情報処理装置に利用される論理回路に係夛、ト
くにマスタースレーブフリップフロップのクロック分配
回路に関するものである。
くにマスタースレーブフリップフロップのクロック分配
回路に関するものである。
最近のコンピュータをはじめとする情報処理装置におい
ては、集積回路化の進展がめざましく、大規模集積回路
が好まれて利用されておυ、とくにゲートアレイによっ
て自由に論理回路が構成される場合が多くなってきてい
る。たとえば、マスタースレーブフリップフロップは立
上シの遅いクロック信号でもまた立上り・立下シの鋭い
クロック信号でも確実に動作するので、非常に便利なフ
リップフロップとして広く利用てれている。
ては、集積回路化の進展がめざましく、大規模集積回路
が好まれて利用されておυ、とくにゲートアレイによっ
て自由に論理回路が構成される場合が多くなってきてい
る。たとえば、マスタースレーブフリップフロップは立
上シの遅いクロック信号でもまた立上り・立下シの鋭い
クロック信号でも確実に動作するので、非常に便利なフ
リップフロップとして広く利用てれている。
第３図は従来のマスタースレーブフリップフロップとそ
のクロック信号の分配回路を示すブロック図である。１
１はマスターフリップフロップであり、ナントゲートな
ど少なくとも１つのラッチ回路群よ）なシ、１２はスレ
ーブフリップフロップであシ、これもまたナントゲート
など少なくとも１つのラッチ回路群よシなる。１３はク
ロック信号の分配用ゲートでア）、とくにファンアウト
の多い場合に有効となる。なお、１４はクロック信号の
入力端子、１５はマスターフリツプフロツプ１１のデー
タ信号入力端子、１日はスレーブフリップフロップ１２
の出力端子、１７．？１Ｎ−ｊ：それぞれクロック信号
の分配用ゲート１３の出力信号が印加されるマスターフ
リップフロップ１１およびスレーブフリップフロップ１
２のクロック信号の入力端子である。なお、実施例の説
明は負論理動作として行う。
のクロック信号の分配回路を示すブロック図である。１
１はマスターフリップフロップであり、ナントゲートな
ど少なくとも１つのラッチ回路群よ）なシ、１２はスレ
ーブフリップフロップであシ、これもまたナントゲート
など少なくとも１つのラッチ回路群よシなる。１３はク
ロック信号の分配用ゲートでア）、とくにファンアウト
の多い場合に有効となる。なお、１４はクロック信号の
入力端子、１５はマスターフリツプフロツプ１１のデー
タ信号入力端子、１日はスレーブフリップフロップ１２
の出力端子、１７．？１Ｎ−ｊ：それぞれクロック信号
の分配用ゲート１３の出力信号が印加されるマスターフ
リップフロップ１１およびスレーブフリップフロップ１
２のクロック信号の入力端子である。なお、実施例の説
明は負論理動作として行う。
第４図は、第３図に示したブロック図において、とくに
クロック信号の入力端子１７．１８の信号波形を示した
ものであり、（イ）、（ロ）の波形はそれぞれ入力端子
１７，１８の信号を示す。
クロック信号の入力端子１７．１８の信号波形を示した
ものであり、（イ）、（ロ）の波形はそれぞれ入力端子
１７，１８の信号を示す。
嘔で、このように構成式れたマスタースレーブフリップ
フロップに設けたクロック信号の分配回路では、理想的
には信号波形の立上シ・立下シのタイミングが第４図（
ａ）に示す通シ完全に一致していればよいのであるが、
実際にはマスターフリップフロップとスレーブフリップ
フロップに配るクロック信号の分配経路が異なるので、
第４図（ｂ）。
フロップに設けたクロック信号の分配回路では、理想的
には信号波形の立上シ・立下シのタイミングが第４図（
ａ）に示す通シ完全に一致していればよいのであるが、
実際にはマスターフリップフロップとスレーブフリップ
フロップに配るクロック信号の分配経路が異なるので、
第４図（ｂ）。
（Ｃ）にて示す通シ、その立上シ・立下シのタイミング
が時間Ｔｂ、Ｔｃだけずれることになる。
が時間Ｔｂ、Ｔｃだけずれることになる。
すなわち、第４図（ｂ） 、 （Ｃ）に示す通シ、クロ
ック信号の立上シー立下シの位相がずれると、時間Ｔｂ
、Ｔｃにおいてマスターフリップフロップおよびスレー
ブフリップフロップのクロック信号がともに論理″１″
の状態と々す、したがってこの時間が長いと、一旦セッ
トテれたデータが反転でれたシ、またセットアツプタイ
ムが大きくなったシするという問題が生じる。
ック信号の立上シー立下シの位相がずれると、時間Ｔｂ
、Ｔｃにおいてマスターフリップフロップおよびスレー
ブフリップフロップのクロック信号がともに論理″１″
の状態と々す、したがってこの時間が長いと、一旦セッ
トテれたデータが反転でれたシ、またセットアツプタイ
ムが大きくなったシするという問題が生じる。
一般的に、ゲートアレイの規模が大きくなるにしたがい
、１個の集積回路中に設けられるフリップフロップの数
が増太し、この集積回路中におけるクロック信号の分配
が複雑となるにつれて前述のクロックスキューという問
題が生じることになった。とくに、マスタースレーブフ
リップフロップにおいて、マスターフリップフロップと
スレーブフリップフロップが近接して配置でれ、マスタ
ーフリップフコツブとスレーブフリップフロップのクロ
ック信号が同一のゲートから与えられている場合は余シ
問題とならないが、レジスタファイルやコンテントアド
レッサブルメモリのように、・アドレスフリップフロッ
プやデータフリップフロップをマスターフリップフロッ
プとし、メモリセルをスレーブフリップフロップとする
ようなマスタースレーブフリップフロップでは、マスタ
ーフリップフロップとスレーブフリップフロップ間の距
離が長くなるとともに、クロック信号の分配回路のファ
ンアウトが多くなるので、マスターフリップフロップと
スレーブフリップフロップに対するクロック信号の分配
経路が異なり、そのクロックスキューが大きくなるとい
う問題が生ずるのである。
、１個の集積回路中に設けられるフリップフロップの数
が増太し、この集積回路中におけるクロック信号の分配
が複雑となるにつれて前述のクロックスキューという問
題が生じることになった。とくに、マスタースレーブフ
リップフロップにおいて、マスターフリップフロップと
スレーブフリップフロップが近接して配置でれ、マスタ
ーフリップフコツブとスレーブフリップフロップのクロ
ック信号が同一のゲートから与えられている場合は余シ
問題とならないが、レジスタファイルやコンテントアド
レッサブルメモリのように、・アドレスフリップフロッ
プやデータフリップフロップをマスターフリップフロッ
プとし、メモリセルをスレーブフリップフロップとする
ようなマスタースレーブフリップフロップでは、マスタ
ーフリップフロップとスレーブフリップフロップ間の距
離が長くなるとともに、クロック信号の分配回路のファ
ンアウトが多くなるので、マスターフリップフロップと
スレーブフリップフロップに対するクロック信号の分配
経路が異なり、そのクロックスキューが大きくなるとい
う問題が生ずるのである。
すなわち、最近の集積回路ではゲート回路自身のスピー
ドが速くなる一方で、チップサイズの増大によ）配線長
が長くなって、いわゆる配線遅れの方が支配的となって
きているので、前述の傾向はぜらに顕著となってくる。
ドが速くなる一方で、チップサイズの増大によ）配線長
が長くなって、いわゆる配線遅れの方が支配的となって
きているので、前述の傾向はぜらに顕著となってくる。
当然、大規模集積回路では大きな問題となる。
したがって、本発明においては、どんな条件下において
もマスタースレーブフリップフロップが安定に動作する
ようなりロック信号の分配回路を提供することを目的と
する。
もマスタースレーブフリップフロップが安定に動作する
ようなりロック信号の分配回路を提供することを目的と
する。
本発明は、スレーブフリップフロップに分配するクロッ
ク信号をマスターフリップフロップに分配するクロック
信号よシタイミングを遅らせるとともにクロック信号の
パルス幅を狭める微分回路をクロック信号分配回路に設
け、スレーブフリップフロップのクロック信号の立上シ
・立下シの変化をマスターフリップフロップのクロック
信号が論理″０″のときにしか生じないようにしたもの
である。
ク信号をマスターフリップフロップに分配するクロック
信号よシタイミングを遅らせるとともにクロック信号の
パルス幅を狭める微分回路をクロック信号分配回路に設
け、スレーブフリップフロップのクロック信号の立上シ
・立下シの変化をマスターフリップフロップのクロック
信号が論理″０″のときにしか生じないようにしたもの
である。
以下、本発明の一実施例について図面を参照して説明す
る。なお、同一要素には同一符号を用いるものとする。
る。なお、同一要素には同一符号を用いるものとする。
〔実施例〕
第１図は本発明の一実施例を示すブロック図であシ、第
３図に示す従来例に対し微分回路を設けたところが異な
る。３８は微分回路であ）、縦続接続されるゲート３９
などから成る。また、微分回路３８は、その入力端がク
ロック信号の入力端子１４Ｖｃ筬絖されるとともに、そ
の出力端がスレーブフリップフロップ１２のクロック信
号の分配用ゲート１３の入力端に接続されている。
３図に示す従来例に対し微分回路を設けたところが異な
る。３８は微分回路であ）、縦続接続されるゲート３９
などから成る。また、微分回路３８は、その入力端がク
ロック信号の入力端子１４Ｖｃ筬絖されるとともに、そ
の出力端がスレーブフリップフロップ１２のクロック信
号の分配用ゲート１３の入力端に接続されている。
なお、第１図においてはマスターフリップフロップ１１
とスレーブフリップフロップ１２がそれぞれ１ビツトず
つしか示されていないが、これは説明を簡略化するため
であ）、本発明はそれぞれ複、数ビットの場合にこそ有
効であることは言うまでもない。
とスレーブフリップフロップ１２がそれぞれ１ビツトず
つしか示されていないが、これは説明を簡略化するため
であ）、本発明はそれぞれ複、数ビットの場合にこそ有
効であることは言うまでもない。
第２図は第１図に示すブロック図において、とくにクロ
ック信号の入力端子１７．１８の信号波形を示したもの
であり、（イ）、（ロ）の波形はそれぞれ入力端子１７
．１８の波形を示す。
ック信号の入力端子１７．１８の信号波形を示したもの
であり、（イ）、（ロ）の波形はそれぞれ入力端子１７
．１８の波形を示す。
てで、このように構成された本発明について、図面を参
照してその作用を説明する。
照してその作用を説明する。
この実施例では、クロック信号の入力端子１４からマス
ターフリップフロップ１１の入力端子１７またはスレー
ブフリップフロップ１２の入力端子１８までに設けたゲ
ート段数で、スレーブ側の方を２段分その信号を遅延さ
せている。これは入力端子１８の信号の立下シが入力端
子１７の信号の立上）よ）もタイミングを遅延させるよ
うにしたものである。なお、必ずしも２段分でるる必要
はない。一方、スレーブフリップフロップ１２に印加さ
れるクロック信号は、微分回路３８を通過するので、入
力端子１日の信号の立上りは入力端子１７の信号の立下
シよシも早くなる。
ターフリップフロップ１１の入力端子１７またはスレー
ブフリップフロップ１２の入力端子１８までに設けたゲ
ート段数で、スレーブ側の方を２段分その信号を遅延さ
せている。これは入力端子１８の信号の立下シが入力端
子１７の信号の立上）よ）もタイミングを遅延させるよ
うにしたものである。なお、必ずしも２段分でるる必要
はない。一方、スレーブフリップフロップ１２に印加さ
れるクロック信号は、微分回路３８を通過するので、入
力端子１日の信号の立上りは入力端子１７の信号の立下
シよシも早くなる。
すなわち、第２図において、（イ）Ｋ示ナマスター側ク
ロック信号が論理″Ｑ”（Ｈｉｇｈ）のときにしか、（
ロ）に示すスレーブ測クロック信号の立上シ・立下つは
変化しない。なお、（ロ）に示すクロック信号のパルス
幅は、第１図においてゲート３９を設ける段数によって
決定式れるものであシ、本発明の目的を損わない範囲に
おいて自由に決めてきしつかえない。
ロック信号が論理″Ｑ”（Ｈｉｇｈ）のときにしか、（
ロ）に示すスレーブ測クロック信号の立上シ・立下つは
変化しない。なお、（ロ）に示すクロック信号のパルス
幅は、第１図においてゲート３９を設ける段数によって
決定式れるものであシ、本発明の目的を損わない範囲に
おいて自由に決めてきしつかえない。
本発明は、マスタースレーブフリップフロップを構成す
る論理回路において、スレーブ側に対するクロック信号
の分配経路中に微分回路を挿入することによシ、配線長
の相違による誤動作やセットアツプタイムの増加を防止
するという効果がある。
る論理回路において、スレーブ側に対するクロック信号
の分配経路中に微分回路を挿入することによシ、配線長
の相違による誤動作やセットアツプタイムの増加を防止
するという効果がある。
なお、レジスタファイルやフンテントアドレッサブルメ
モリにおいてはとくに有益となる。
モリにおいてはとくに有益となる。
第１図は本発明の一実施例を示す論理回路のブロック図
、第２図はこのブロック図の一部の信号を示す信号波形
図、第３図は従来の論理回路を示すブロック図、第４図
はこのブロック図の一部の信号を示す信号波形図である
。 １１番・・Φマスターフリップフロップフ、１２・・ｅ
＃スレーブフリップフロップ、１３．３９・・−・ゲー
ト、３８◆・・ｅ微分回路、１４゜１５．１７，１８・
・・拳入力端子、１６＠・・・出力端子。
、第２図はこのブロック図の一部の信号を示す信号波形
図、第３図は従来の論理回路を示すブロック図、第４図
はこのブロック図の一部の信号を示す信号波形図である
。 １１番・・Φマスターフリップフロップフ、１２・・ｅ
＃スレーブフリップフロップ、１３．３９・・−・ゲー
ト、３８◆・・ｅ微分回路、１４゜１５．１７，１８・
・・拳入力端子、１６＠・・・出力端子。
Claims (1)
- 少なくとも１つのラッチ回路群を２群設け、第１群のラ
ッチ回路をマスターフリップフロップとし、第２群のラ
ッチ回路をスレーブフリップフロップとしたマスタース
レーブフリップフロップにクロック信号分配回路を設け
て構成した論理回路において、スレーブフリップフロッ
プに分配するクロック信号をマスターフリップフロップ
に分配するクロック信号よりタイミングを遅らせるとと
もにクロック信号のパルス幅を狭める微分回路をクロッ
ク信号分配回路に設けたことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172336A JPS6152019A (ja) | 1984-08-21 | 1984-08-21 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172336A JPS6152019A (ja) | 1984-08-21 | 1984-08-21 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6152019A true JPS6152019A (ja) | 1986-03-14 |
Family
ID=15940009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59172336A Pending JPS6152019A (ja) | 1984-08-21 | 1984-08-21 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6152019A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6367012A (ja) * | 1986-09-08 | 1988-03-25 | Sharp Corp | フリツプフロツプ回路 |
| US5081370A (en) * | 1989-07-04 | 1992-01-14 | Alcatel N.V. | Type "b" flip-flop |
| JP2008002144A (ja) * | 2006-06-22 | 2008-01-10 | Matsushita Electric Works Ltd | 軒樋継手 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5180752A (ja) * | 1975-01-10 | 1976-07-14 | Hitachi Ltd | Ronrikairo |
| JPS5392655A (en) * | 1977-01-26 | 1978-08-14 | Toshiba Corp | Logic circuit |
| JPS57199318A (en) * | 1981-06-02 | 1982-12-07 | Nippon Telegr & Teleph Corp <Ntt> | High-speed bipolar data latch circuit |
-
1984
- 1984-08-21 JP JP59172336A patent/JPS6152019A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5180752A (ja) * | 1975-01-10 | 1976-07-14 | Hitachi Ltd | Ronrikairo |
| JPS5392655A (en) * | 1977-01-26 | 1978-08-14 | Toshiba Corp | Logic circuit |
| JPS57199318A (en) * | 1981-06-02 | 1982-12-07 | Nippon Telegr & Teleph Corp <Ntt> | High-speed bipolar data latch circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6367012A (ja) * | 1986-09-08 | 1988-03-25 | Sharp Corp | フリツプフロツプ回路 |
| US5081370A (en) * | 1989-07-04 | 1992-01-14 | Alcatel N.V. | Type "b" flip-flop |
| JP2008002144A (ja) * | 2006-06-22 | 2008-01-10 | Matsushita Electric Works Ltd | 軒樋継手 |
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