JPH0993108A - 入出力（ｉ／ｏ）バッファ回路 - Google Patents
入出力（ｉ／ｏ）バッファ回路Info
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- JPH0993108A JPH0993108A JP7250960A JP25096095A JPH0993108A JP H0993108 A JPH0993108 A JP H0993108A JP 7250960 A JP7250960 A JP 7250960A JP 25096095 A JP25096095 A JP 25096095A JP H0993108 A JPH0993108 A JP H0993108A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【課題】 この発明は、Ｉ／Ｏバッファ回路の同時スイ
ッチングによる電源ノイズの低減を容易に実施し得るＩ
／Ｏバッファ回路を提供することを目的とする。 【解決手段】 この発明は、内部から与えられた信号を
クロック信号に同期して保持する出力用のＦ／Ｆ５と、
出力用のＦ／Ｆ５に保持された信号を受けて外部に出力
する出力バッファ６とを備えたＩ／Ｏバッファ１が連続
して配列され、連続して配列されたＩ／Ｏバッファ１に
沿って配線されてそれぞれの出力用のＦ／Ｆ５のクロッ
ク端子ＣＫが接続され、一方端から与えられたクロック
信号を一方端からの距離に応じて遅延させて他方端に伝
播させ、伝播するクロック信号をそれぞれの出力用のＦ
／Ｆ５に供給するクロック信号供給線７を有して構成さ
れる。
ッチングによる電源ノイズの低減を容易に実施し得るＩ
／Ｏバッファ回路を提供することを目的とする。 【解決手段】 この発明は、内部から与えられた信号を
クロック信号に同期して保持する出力用のＦ／Ｆ５と、
出力用のＦ／Ｆ５に保持された信号を受けて外部に出力
する出力バッファ６とを備えたＩ／Ｏバッファ１が連続
して配列され、連続して配列されたＩ／Ｏバッファ１に
沿って配線されてそれぞれの出力用のＦ／Ｆ５のクロッ
ク端子ＣＫが接続され、一方端から与えられたクロック
信号を一方端からの距離に応じて遅延させて他方端に伝
播させ、伝播するクロック信号をそれぞれの出力用のＦ
／Ｆ５に供給するクロック信号供給線７を有して構成さ
れる。
Description
【０００１】
【発明の属する技術分野】この発明は、入出力される信
号を保持するフリップフロップ（Ｆ／Ｆ）を備えた入出
力（Ｉ／Ｏ）バッファ回路に関し、電源ノイズを減少さ
せたＩ／Ｏバッファ回路に関する。
号を保持するフリップフロップ（Ｆ／Ｆ）を備えた入出
力（Ｉ／Ｏ）バッファ回路に関し、電源ノイズを減少さ
せたＩ／Ｏバッファ回路に関する。
【０００２】
【従来の技術】近年、大規模化するＬＳＩでは各種のノ
イズが増大してきている。特に、Ｉ／Ｏバッファ回路の
同時スイッチングノイズによる電源ノイズが問題になる
ことが多い。
イズが増大してきている。特に、Ｉ／Ｏバッファ回路の
同時スイッチングノイズによる電源ノイズが問題になる
ことが多い。
【０００３】Ｉ／Ｏバッファ回路における出力バッファ
は、外部の半導体チップやボード上の配線等の大容量の
負荷を高速に駆動するために、大きなサイズのトランジ
スタが使用されている。このため、出力バッファが動作
すると、電源に大きな電流が流れることになる。例え
ば、５Ｖ電源のＣＭＯＳで構成された半導体チップで
は、１つのピンのＩ／Ｏバッファ回路が動作すると、数
ｍＡ程度の電流が電源に流れていた。したがって、多数
のＩ／Ｏバッファ回路が同時に動作すると、極めて大き
な電流が急激に電源に流れて電源にノイズが発生し、電
源電圧が変動することになる。例えば、大規模な半導体
チップとして６４ビットのマイクロプロセッサは、６２
ピン又は１２８ピンもの多くのデータピンを有し、メモ
リアクセス等によりデータピンの出力が同時に変化する
ことは極頻繁に発生しており、これに伴う電源電圧の変
動もかなり大きなものとなっていた。
は、外部の半導体チップやボード上の配線等の大容量の
負荷を高速に駆動するために、大きなサイズのトランジ
スタが使用されている。このため、出力バッファが動作
すると、電源に大きな電流が流れることになる。例え
ば、５Ｖ電源のＣＭＯＳで構成された半導体チップで
は、１つのピンのＩ／Ｏバッファ回路が動作すると、数
ｍＡ程度の電流が電源に流れていた。したがって、多数
のＩ／Ｏバッファ回路が同時に動作すると、極めて大き
な電流が急激に電源に流れて電源にノイズが発生し、電
源電圧が変動することになる。例えば、大規模な半導体
チップとして６４ビットのマイクロプロセッサは、６２
ピン又は１２８ピンもの多くのデータピンを有し、メモ
リアクセス等によりデータピンの出力が同時に変化する
ことは極頻繁に発生しており、これに伴う電源電圧の変
動もかなり大きなものとなっていた。
【０００４】このような電源電圧の変動は、同じ電源に
接続された回路に誤動作を招き、回路動作に悪影響を及
ぼすことになる。例えばＩ／Ｏバッファ回路における入
力バッファ回路と出力バッファ回路が共通の電源に接続
されているような場合に、入力バッファ回路の入力レベ
ルが一定で、出力バッファ回路のスイッチング動作によ
り入力バッファ回路のしきい値電圧を越えるような電源
電圧の変動が生じると、ハイレベルの入力をロウレベル
の入力として認識し、又はロウレベルの入力をハイレベ
ルの入力として認識してしまうという誤動作が生じるお
それがあった。
接続された回路に誤動作を招き、回路動作に悪影響を及
ぼすことになる。例えばＩ／Ｏバッファ回路における入
力バッファ回路と出力バッファ回路が共通の電源に接続
されているような場合に、入力バッファ回路の入力レベ
ルが一定で、出力バッファ回路のスイッチング動作によ
り入力バッファ回路のしきい値電圧を越えるような電源
電圧の変動が生じると、ハイレベルの入力をロウレベル
の入力として認識し、又はロウレベルの入力をハイレベ
ルの入力として認識してしまうという誤動作が生じるお
それがあった。
【０００５】このような出力バッファ回路による電源ノ
イズの影響を防止する対策としては、例えば以下に示す
ようなものがある。
イズの影響を防止する対策としては、例えば以下に示す
ようなものがある。
【０００６】（１）出力バッファ回路の電源と他の回路
の電源を分離して、出力バッファ回路で発生した電源ノ
イズの他の回路への影響を防止する。
の電源を分離して、出力バッファ回路で発生した電源ノ
イズの他の回路への影響を防止する。
【０００７】（２）出力バッファ回路の出力信号の立ち
上がり及び立ち下がりを緩やかに変化させて、大きな電
流が電源に急激に流れることを防止する。
上がり及び立ち下がりを緩やかに変化させて、大きな電
流が電源に急激に流れることを防止する。
【０００８】（３）電圧振幅の小さいインターフェイス
規格のＩ／Ｏバッファ回路に変更する。
規格のＩ／Ｏバッファ回路に変更する。
【０００９】このような対策において、上記（１）に示
した対策では、電源を分離したとしても、電源パッド、
ボンディングワイヤならびにパッケージが共通である
と、それらのインダクタンスにより電源ノイズの影響を
受けることになる。このため、電源パッド、ボンディン
グワイヤならびにパッケージも含めて分離する必要があ
った。
した対策では、電源を分離したとしても、電源パッド、
ボンディングワイヤならびにパッケージが共通である
と、それらのインダクタンスにより電源ノイズの影響を
受けることになる。このため、電源パッド、ボンディン
グワイヤならびにパッケージも含めて分離する必要があ
った。
【００１０】しかしながら、電源に加えて、電源パッ
ド、ボンディングワイヤならびにパッケージを分離する
と、電源パッドの数が増えて全体としてのピン数も増加
し、またパッケージは電源を分離したものとなり、設計
製造に手間がかかり、かつコストの上昇を招くことにな
る。
ド、ボンディングワイヤならびにパッケージを分離する
と、電源パッドの数が増えて全体としてのピン数も増加
し、またパッケージは電源を分離したものとなり、設計
製造に手間がかかり、かつコストの上昇を招くことにな
る。
【００１１】一方、上記（２）に示した対策において、
出力バッファ回路の出力波形の傾きを調整する場合は、
トランジスタのチャネル長、チャネル幅を調整して駆動
電流を制御したり、ゲート電極の配線を引き回して出力
バッファ回路を緩やかにターンオン、ターンオフさせる
ようにする。
出力バッファ回路の出力波形の傾きを調整する場合は、
トランジスタのチャネル長、チャネル幅を調整して駆動
電流を制御したり、ゲート電極の配線を引き回して出力
バッファ回路を緩やかにターンオン、ターンオフさせる
ようにする。
【００１２】しかしながら、これらを実現するための回
路設計や動作シミュレーションでは、ボンディングワイ
ヤ、パッケージ、半導体チップを搭載するボード上の配
線、駆動される側の回路の抵抗、容量、インダクタンス
等を正確に把握する必要があるが、これらを正確に把握
することは極めて難しく、したがって、出力波形の傾き
を制御することは困難である。
路設計や動作シミュレーションでは、ボンディングワイ
ヤ、パッケージ、半導体チップを搭載するボード上の配
線、駆動される側の回路の抵抗、容量、インダクタンス
等を正確に把握する必要があるが、これらを正確に把握
することは極めて難しく、したがって、出力波形の傾き
を制御することは困難である。
【００１３】上記（３）に示した対策において、電圧振
幅の小さいインターフェースとしては、ＥＣＬインター
フェース等があるが、このインターフェースは特定の回
路にしか用いられておらず、一般的でなく、ＣＭＯＳや
ＴＴＬでは使用することができなかった。
幅の小さいインターフェースとしては、ＥＣＬインター
フェース等があるが、このインターフェースは特定の回
路にしか用いられておらず、一般的でなく、ＣＭＯＳや
ＴＴＬでは使用することができなかった。
【００１４】一方、フリップフロップに保持された信号
を出力する出力バッファに係わるノイズを低減あるいは
除去する従来の技術としては、例えば特開平６−６９７
７８号公報又は特開平２−４７９１８号公報に記載され
たものがある。
を出力する出力バッファに係わるノイズを低減あるいは
除去する従来の技術としては、例えば特開平６−６９７
７８号公報又は特開平２−４７９１８号公報に記載され
たものがある。
【００１５】特開平６−６９７７８号公報には、出力バ
ッファ用電源線１に生じたノイズがＣＭＯＳゲート２
ａ，２ｂで設定したしきい値電圧を越えると、フロップ
フロップ回路４が動作し、この動作出力を出力用バッフ
ァ５を介して外部又は内部に出力させ、内部に出力され
た動作出力により出力バッファの駆動電流やスルーレー
トを低下させる等の回路特性を変化させて、電源ノイズ
を低減させる技術が記載されている。
ッファ用電源線１に生じたノイズがＣＭＯＳゲート２
ａ，２ｂで設定したしきい値電圧を越えると、フロップ
フロップ回路４が動作し、この動作出力を出力用バッフ
ァ５を介して外部又は内部に出力させ、内部に出力され
た動作出力により出力バッファの駆動電流やスルーレー
トを低下させる等の回路特性を変化させて、電源ノイズ
を低減させる技術が記載されている。
【００１６】しかしながら、この技術は、出力バッファ
の駆動電流やスルーレートを低下させる等の回路特性を
変化させて電源ノイズを低減するようにしているので、
具体的に回路特性をどのように変化させるかといった極
めて困難な課題を解決しなければならず、上述した対策
（２）と同様の不具合を招くことになる。
の駆動電流やスルーレートを低下させる等の回路特性を
変化させて電源ノイズを低減するようにしているので、
具体的に回路特性をどのように変化させるかといった極
めて困難な課題を解決しなければならず、上述した対策
（２）と同様の不具合を招くことになる。
【００１７】一方、特開平２−４７９１８号公報には、
出力バッファ１１〜１３の同時スイッチングノイズによ
って同期用フリップフロップ８〜１０のクロック信号に
発生したノイズを除去する技術が記載されております。
この技術は、出力バッファ１１〜１３の入力信号を保持
する同期用フリップフロップ８〜１０のクロック信号の
ノイズを除去するものであり、出力バッファ１１〜１３
の電源ノイズを低減する技術とは異なっている。
出力バッファ１１〜１３の同時スイッチングノイズによ
って同期用フリップフロップ８〜１０のクロック信号に
発生したノイズを除去する技術が記載されております。
この技術は、出力バッファ１１〜１３の入力信号を保持
する同期用フリップフロップ８〜１０のクロック信号の
ノイズを除去するものであり、出力バッファ１１〜１３
の電源ノイズを低減する技術とは異なっている。
【００１８】
【発明が解決しようとする課題】以上説明したように、
従来のＩ／Ｏバッファ回路では、出力バッファの同時ス
イッチングにより回路の誤動作を招く電源ノイズが発生
していた。これを解決するために、従来では上述したよ
うに種々の対策が考えられていたが、上述したようにそ
れぞれに不具合があり、実施が困難であった。
従来のＩ／Ｏバッファ回路では、出力バッファの同時ス
イッチングにより回路の誤動作を招く電源ノイズが発生
していた。これを解決するために、従来では上述したよ
うに種々の対策が考えられていたが、上述したようにそ
れぞれに不具合があり、実施が困難であった。
【００１９】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、Ｉ／Ｏバッフ
ァ回路の同時スイッチングによる電源ノイズの低減を容
易に実施し得るＩ／Ｏバッファ回路を提供することにあ
る。
たものであり、その目的とするところは、Ｉ／Ｏバッフ
ァ回路の同時スイッチングによる電源ノイズの低減を容
易に実施し得るＩ／Ｏバッファ回路を提供することにあ
る。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、外部から与えられた信号を
受ける入力バッファと、前記入力バッファの出力信号を
保持して内部に出力する入力用のフリップフロップ（Ｆ
／Ｆ）と、内部から与えられた信号をクロック信号に同
期して保持する出力用のＦ／Ｆと、前記出力用のＦ／Ｆ
に保持された信号を受けて外部に出力する出力バッファ
とを備えた入出力（Ｉ／Ｏ）バッファが連続して配列さ
れ、前記連続して配列されたＩ／Ｏバッファに沿って配
線されて前記それぞれの出力用のＦ／Ｆのクロック端子
が接続され、一方端から与えられたクロック信号を一方
端からの距離に応じて遅延させて他方端に伝播させ、伝
播するクロック信号を前記それぞれの出力用のＦ／Ｆに
供給するクロック信号供給線を有して構成される。
に、請求項１記載の発明は、外部から与えられた信号を
受ける入力バッファと、前記入力バッファの出力信号を
保持して内部に出力する入力用のフリップフロップ（Ｆ
／Ｆ）と、内部から与えられた信号をクロック信号に同
期して保持する出力用のＦ／Ｆと、前記出力用のＦ／Ｆ
に保持された信号を受けて外部に出力する出力バッファ
とを備えた入出力（Ｉ／Ｏ）バッファが連続して配列さ
れ、前記連続して配列されたＩ／Ｏバッファに沿って配
線されて前記それぞれの出力用のＦ／Ｆのクロック端子
が接続され、一方端から与えられたクロック信号を一方
端からの距離に応じて遅延させて他方端に伝播させ、伝
播するクロック信号を前記それぞれの出力用のＦ／Ｆに
供給するクロック信号供給線を有して構成される。
【００２１】請求項２記載の発明は、外部から与えられ
た信号を受ける入力バッファと、前記入力バッファの出
力信号を保持して内部に出力する入力用のリップフロッ
プ（Ｆ／Ｆ）と、内部から与えられた信号をクロック信
号に同期して保持する出力用のＦ／Ｆと、前記出力用の
Ｆ／Ｆに保持された信号を受けて外部に出力する出力バ
ッファとを備えた入出力（Ｉ／Ｏ）バッファが連続して
配列され、前記連続して配列されたＩ／Ｏバッファに沿
って配線されて前記それぞれの出力用のＦ／Ｆのクロッ
ク端子が接続され、一方端から与えられたクロック信号
を他方端に伝播させて前記それぞれの出力用のＦ／Ｆに
供給するクロック信号供給線と、前記クロック信号供給
線に挿入されて、前記クロック信号供給線を伝播するク
ロック信号を遅延させる遅延回路とから構成される。
た信号を受ける入力バッファと、前記入力バッファの出
力信号を保持して内部に出力する入力用のリップフロッ
プ（Ｆ／Ｆ）と、内部から与えられた信号をクロック信
号に同期して保持する出力用のＦ／Ｆと、前記出力用の
Ｆ／Ｆに保持された信号を受けて外部に出力する出力バ
ッファとを備えた入出力（Ｉ／Ｏ）バッファが連続して
配列され、前記連続して配列されたＩ／Ｏバッファに沿
って配線されて前記それぞれの出力用のＦ／Ｆのクロッ
ク端子が接続され、一方端から与えられたクロック信号
を他方端に伝播させて前記それぞれの出力用のＦ／Ｆに
供給するクロック信号供給線と、前記クロック信号供給
線に挿入されて、前記クロック信号供給線を伝播するク
ロック信号を遅延させる遅延回路とから構成される。
【００２２】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。
施形態を説明する。
【００２３】図１は請求項１記載の発明の一実施形態に
係わるＩ／Ｏバッファ回路の構成を示す図である。
係わるＩ／Ｏバッファ回路の構成を示す図である。
【００２４】図１において、Ｉ／Ｏバッファ１は、パッ
ド２を介して外部から与えられた信号を受ける入力バッ
ファ３と、入力バッファ３の出力信号を保持して内部に
出力する入力用のフリップフロップ（Ｆ／Ｆ）４と、内
部から与えられた信号をクロック信号に同期して保持す
る出力用のＦ／Ｆ５と、イネーブル信号にしたがって出
力状態又はハイインピーダンス状態に制御されて、出力
状態時に出力用のＦ／Ｆ５に保持された信号を受けてパ
ッド２を介して外部に出力する出力バッファ６とを備え
て構成されている。
ド２を介して外部から与えられた信号を受ける入力バッ
ファ３と、入力バッファ３の出力信号を保持して内部に
出力する入力用のフリップフロップ（Ｆ／Ｆ）４と、内
部から与えられた信号をクロック信号に同期して保持す
る出力用のＦ／Ｆ５と、イネーブル信号にしたがって出
力状態又はハイインピーダンス状態に制御されて、出力
状態時に出力用のＦ／Ｆ５に保持された信号を受けてパ
ッド２を介して外部に出力する出力バッファ６とを備え
て構成されている。
【００２５】入力用のＦ／Ｆ４は、入力端子Ｄが入力バ
ッファ３の出力端子に接続され、出力端子Ｑが内部回路
に接続され、クロック端子ＣＫに与えられる入力用のク
ロック信号に同期して入力バッファ３の出力信号を保持
して内部回路に与える。
ッファ３の出力端子に接続され、出力端子Ｑが内部回路
に接続され、クロック端子ＣＫに与えられる入力用のク
ロック信号に同期して入力バッファ３の出力信号を保持
して内部回路に与える。
【００２６】入力バッファ３が駆動する負荷は、入力用
のＦ／Ｆ４の入力端子Ｄだけであるため、駆動する負荷
はさほど大きくはならず、入力バッファ３のトランジス
タサイズは小さなもので十分である。このため、入力バ
ッファ３の動作時に電源に流れる電流は極僅かとなり、
仮に多数のピンの入力バッファ３が同時にスイッチング
したとしても、電源ノイズは小さく、回路の誤動作を招
くことはない。したがって、入力用のＦ／Ｆ４に供給さ
れるクロック信号はいかなる方式で供給するようにして
もよい。
のＦ／Ｆ４の入力端子Ｄだけであるため、駆動する負荷
はさほど大きくはならず、入力バッファ３のトランジス
タサイズは小さなもので十分である。このため、入力バ
ッファ３の動作時に電源に流れる電流は極僅かとなり、
仮に多数のピンの入力バッファ３が同時にスイッチング
したとしても、電源ノイズは小さく、回路の誤動作を招
くことはない。したがって、入力用のＦ／Ｆ４に供給さ
れるクロック信号はいかなる方式で供給するようにして
もよい。
【００２７】出力用のＦ／Ｆ５は、入力端子Ｄが内部回
路に接続され、出力端子Ｑが出力バッファ６の入力端子
に接続され、クロック端子ＣＫに与えられる出力用のク
ロック信号に同期して内部回路から与えられる信号を保
持して出力バッファ６に出力する。
路に接続され、出力端子Ｑが出力バッファ６の入力端子
に接続され、クロック端子ＣＫに与えられる出力用のク
ロック信号に同期して内部回路から与えられる信号を保
持して出力バッファ６に出力する。
【００２８】次に、出力用のＦ／Ｆ５に供給される出力
用のクロック信号について図２を参照して説明する。
用のクロック信号について図２を参照して説明する。
【００２９】図２は連続して配列された図１に示すＩ／
Ｏバッファに出力用のクロック信号を供給する構成を示
す図である。
Ｏバッファに出力用のクロック信号を供給する構成を示
す図である。
【００３０】図２において、連続して配列されたＩ／Ｏ
バッファ１Ａ〜１Ｆに沿ってそれぞれのＩ／Ｏバッファ
１Ａ〜１Ｆに出力用のクロック信号を供給するクロック
信号供給線７が設けられている。
バッファ１Ａ〜１Ｆに沿ってそれぞれのＩ／Ｏバッファ
１Ａ〜１Ｆに出力用のクロック信号を供給するクロック
信号供給線７が設けられている。
【００３１】クロック信号供給線７は、それぞれのＩ／
Ｏバッファ１Ａ〜１Ｆのそれぞれの出力用のＦ／Ｆ５の
クロック端子が接続され、一方端（図２では左端）から
与えられたクロック信号を一方端からの距離に応じて遅
延させて他方端（図２では右端）に伝播させ、伝播する
クロック信号をそれぞれの出力用のＦ／Ｆ５に供給す
る。クロック信号供給線７は、配線の抵抗成分ならびに
容量成分によってクロック信号を一方端からの距離に応
じて遅延させている。
Ｏバッファ１Ａ〜１Ｆのそれぞれの出力用のＦ／Ｆ５の
クロック端子が接続され、一方端（図２では左端）から
与えられたクロック信号を一方端からの距離に応じて遅
延させて他方端（図２では右端）に伝播させ、伝播する
クロック信号をそれぞれの出力用のＦ／Ｆ５に供給す
る。クロック信号供給線７は、配線の抵抗成分ならびに
容量成分によってクロック信号を一方端からの距離に応
じて遅延させている。
【００３２】これにより、クロック信号供給線７の一方
端からの距離に応じて遅延されたクロック信号が、クロ
ック信号供給線７に接続されたＩ／Ｏバッファ１Ａ〜１
Ｆのそれぞれの出力用のＦ／Ｆ５に供給される。すなわ
ち、クロック信号は、Ｉ／Ｏバッファ１Ａの出力用のＦ
／Ｆ５から順にＩ／Ｏバッファ１Ｆの出力用のＦ／Ｆ５
に供給される。
端からの距離に応じて遅延されたクロック信号が、クロ
ック信号供給線７に接続されたＩ／Ｏバッファ１Ａ〜１
Ｆのそれぞれの出力用のＦ／Ｆ５に供給される。すなわ
ち、クロック信号は、Ｉ／Ｏバッファ１Ａの出力用のＦ
／Ｆ５から順にＩ／Ｏバッファ１Ｆの出力用のＦ／Ｆ５
に供給される。
【００３３】例えば、図３のタイミングチャートに示す
ように、クロック信号がクロック信号供給線７の一方端
から与えられると、Ｉ／Ｏバッファ１Ｂの出力用のＦ／
Ｆ５とクロック信号供給線７との接続点Ｃ１に到達する
クロック信号と、Ｉ／Ｏバッファ１Ｄの出力用のＦ／Ｆ
５とクロック信号供給線７との接続点Ｃ２に到達するク
ロック信号とでは時間差が生じるため、Ｉ／Ｏバッファ
１Ｂの出力がスイッチングした後Ｉ／Ｏバッファ１Ｄの
出力がスイッチングする。すなわち、Ｉ／Ｏバッファ１
Ｂの出力とＩ／Ｏバッファ１Ｄの出力は、図３に示すよ
うに時間差をおいて変化することになる。したがって、
Ｉ／Ｏバッファの電源には、それぞれのＩ／Ｏバッファ
１Ａ〜１Ｆのスイッチング変化に応じて電流が時分割さ
れて流れる。これにより、従来のように同時に電流が電
源に流れ、それらの電流が合成されて電源のピーク電流
値が大きくなることはなくなり、電源ノイズを低減する
ことができ、電源電圧の変動を抑制することができる。
ように、クロック信号がクロック信号供給線７の一方端
から与えられると、Ｉ／Ｏバッファ１Ｂの出力用のＦ／
Ｆ５とクロック信号供給線７との接続点Ｃ１に到達する
クロック信号と、Ｉ／Ｏバッファ１Ｄの出力用のＦ／Ｆ
５とクロック信号供給線７との接続点Ｃ２に到達するク
ロック信号とでは時間差が生じるため、Ｉ／Ｏバッファ
１Ｂの出力がスイッチングした後Ｉ／Ｏバッファ１Ｄの
出力がスイッチングする。すなわち、Ｉ／Ｏバッファ１
Ｂの出力とＩ／Ｏバッファ１Ｄの出力は、図３に示すよ
うに時間差をおいて変化することになる。したがって、
Ｉ／Ｏバッファの電源には、それぞれのＩ／Ｏバッファ
１Ａ〜１Ｆのスイッチング変化に応じて電流が時分割さ
れて流れる。これにより、従来のように同時に電流が電
源に流れ、それらの電流が合成されて電源のピーク電流
値が大きくなることはなくなり、電源ノイズを低減する
ことができ、電源電圧の変動を抑制することができる。
【００３４】また、上記実施形態では、従来のように電
源を分離したり、手間のかかる回路設計やシミュレーシ
ョンを行う必要がなく、またいかなる形式の回路にも適
用することが可能となるので、低コストで設計製造が容
易となり、既存のＣＭＯＳ、ＴＴＬ形式の回路でも適用
可能となり、極めて容易に実施することができる。
源を分離したり、手間のかかる回路設計やシミュレーシ
ョンを行う必要がなく、またいかなる形式の回路にも適
用することが可能となるので、低コストで設計製造が容
易となり、既存のＣＭＯＳ、ＴＴＬ形式の回路でも適用
可能となり、極めて容易に実施することができる。
【００３５】図４は請求項２記載の発明の一実施形態に
係わるＩ／Ｏバッファ回路の構成を示す図である。
係わるＩ／Ｏバッファ回路の構成を示す図である。
【００３６】この実施形態の特徴とするところは、図２
に示す実施形態がクロック信号供給線７の配線抵抗及び
配線容量によりクロック信号を遅延させているのに対し
て、それぞれのＩ／Ｏバッファ１Ａ〜１Ｆに出力用のク
ロック信号を供給するクロック信号供給線７にバッファ
８ａ〜８ｄを挿入し、このバッファ８ａ〜８ｄによって
クロック信号供給線を伝播されるクロック信号を遅延さ
せるようにしたことにあり、他の構成は前述した実施形
態と同様である。
に示す実施形態がクロック信号供給線７の配線抵抗及び
配線容量によりクロック信号を遅延させているのに対し
て、それぞれのＩ／Ｏバッファ１Ａ〜１Ｆに出力用のク
ロック信号を供給するクロック信号供給線７にバッファ
８ａ〜８ｄを挿入し、このバッファ８ａ〜８ｄによって
クロック信号供給線を伝播されるクロック信号を遅延さ
せるようにしたことにあり、他の構成は前述した実施形
態と同様である。
【００３７】なお、図４においては、バッファ８ａ〜８
ｄをＩ／Ｏバッファ１Ａ〜１Ｆの２つおきにクロック信
号供給線７に挿入しているが、バッファ８ａ〜８ｄの挿
入箇所は設計仕様に応じて適宜設定すればよい。
ｄをＩ／Ｏバッファ１Ａ〜１Ｆの２つおきにクロック信
号供給線７に挿入しているが、バッファ８ａ〜８ｄの挿
入箇所は設計仕様に応じて適宜設定すればよい。
【００３８】このような実施形態においても、前述した
実施形態と同様な効果を得ることができる。
実施形態と同様な効果を得ることができる。
【００３９】
【発明の効果】以上説明したように、この発明によれ
ば、クロック信号をそれぞれのＩ／Ｏバッファの出力用
のＦ／Ｆに順次供給して、Ｉ／Ｏバッファの出力バッフ
ァを時分割で順次スイッチングさせるようにしているの
で、電源ノイズを低減することができ、かつ極めて容易
に実施することができる。
ば、クロック信号をそれぞれのＩ／Ｏバッファの出力用
のＦ／Ｆに順次供給して、Ｉ／Ｏバッファの出力バッフ
ァを時分割で順次スイッチングさせるようにしているの
で、電源ノイズを低減することができ、かつ極めて容易
に実施することができる。
【図１】請求項１記載の発明の一実施形態に係わるＩ／
Ｏバッファ回路の構成を示す図である。
Ｏバッファ回路の構成を示す図である。
【図２】図１に示すＩ／Ｏバッファ回路にクロック信号
を供給する構成を示す図である。
を供給する構成を示す図である。
【図３】図２に示す構成のタイミングチャートを示す図
である。
である。
【図４】請求項２記載の発明の一実施形態に係わるＩ／
Ｏバッファ回路の構成を示す図である。
Ｏバッファ回路の構成を示す図である。
１，１Ａ〜１Ｆ Ｉ／Ｏバッファ ２ パッド ３ 入力バッファ ４ 入力用のＦ／Ｆ ５ 出力用のＦ／Ｆ ６ 出力バッファ ７ クロック信号供給線 ８ａ〜８ｄ バッファ
Claims (2)
- 【請求項１】 外部から与えられた信号を受ける入力バ
ッファと、 前記入力バッファの出力信号を保持して内部に出力する
入力用のフリップフロップ（Ｆ／Ｆ）と、 内部から与えられた信号をクロック信号に同期して保持
する出力用のＦ／Ｆと、 前記出力用のＦ／Ｆに保持さ
れた信号を受けて外部に出力する出力バッファとを備え
た入出力（Ｉ／Ｏ）バッファが連続して配列され、 前記連続して配列されたＩ／Ｏバッファに沿って配線さ
れて前記それぞれの出力用のＦ／Ｆのクロック端子が接
続され、一方端から与えられたクロック信号を一方端か
らの距離に応じて遅延させて他方端に伝播させ、伝播す
るクロック信号を前記それぞれの出力用のＦ／Ｆに供給
するクロック信号供給線を有することを特徴とする入出
力（Ｉ／Ｏ）バッファ回路。 - 【請求項２】 外部から与えられた信号を受ける入力バ
ッファと、 前記入力バッファの出力信号を保持して内部に出力する
入力用のリップフロップ（Ｆ／Ｆ）と、 内部から与えられた信号をクロック信号に同期して保持
する出力用のＦ／Ｆと、 前記出力用のＦ／Ｆに保持さ
れた信号を受けて外部に出力する出力バッファとを備え
た入出力（Ｉ／Ｏ）バッファが連続して配列され、 前記連続して配列されたＩ／Ｏバッファに沿って配線さ
れて前記それぞれの出力用のＦ／Ｆのクロック端子が接
続され、一方端から与えられたクロック信号を他方端に
伝播させて前記それぞれの出力用のＦ／Ｆに供給するク
ロック信号供給線と、 前記クロック信号供給線に挿入されて、前記クロック信
号供給線を伝播するクロック信号を遅延させる遅延回路
とを有することを特徴とする入出力（Ｉ／Ｏ）バッファ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250960A JPH0993108A (ja) | 1995-09-28 | 1995-09-28 | 入出力（ｉ／ｏ）バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250960A JPH0993108A (ja) | 1995-09-28 | 1995-09-28 | 入出力（ｉ／ｏ）バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0993108A true JPH0993108A (ja) | 1997-04-04 |
Family
ID=17215582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7250960A Pending JPH0993108A (ja) | 1995-09-28 | 1995-09-28 | 入出力（ｉ／ｏ）バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0993108A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7135895B2 (en) | 2004-06-28 | 2006-11-14 | Fujitsu Limited | Semiconductor device having output circuit adaptively suppressing SSO noise |
| JP2007129601A (ja) * | 2005-11-07 | 2007-05-24 | Canon Inc | 同期回路システム |
-
1995
- 1995-09-28 JP JP7250960A patent/JPH0993108A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7135895B2 (en) | 2004-06-28 | 2006-11-14 | Fujitsu Limited | Semiconductor device having output circuit adaptively suppressing SSO noise |
| JP2007129601A (ja) * | 2005-11-07 | 2007-05-24 | Canon Inc | 同期回路システム |
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