JPH01280858A - 主記憶装置のロック制御方式 - Google Patents
主記憶装置のロック制御方式Info
- Publication number
- JPH01280858A JPH01280858A JP63110953A JP11095388A JPH01280858A JP H01280858 A JPH01280858 A JP H01280858A JP 63110953 A JP63110953 A JP 63110953A JP 11095388 A JP11095388 A JP 11095388A JP H01280858 A JPH01280858 A JP H01280858A
- Authority
- JP
- Japan
- Prior art keywords
- lock
- access
- main memory
- address
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
バッファのバッファタグアレーのロック不成功ピントを
参照するようにした主記憶装置のロック制御方式に関し
、 バッファ内蔵の装置に着目し、ロックアクセスによる主
記憶装置の性能劣化を防ぐ方法を提供することを目的と
し、 複数のプロセッサが共用する主記憶装置の１つのアドレ
スを前記プロセッサがアクセスする場合に、アクセスに
先立ってロック命令によって前記主記憶装置の前記アド
レスのアクセスを占用する方式であって、バッファに記
憶された主記憶装置のデータの実アドレスを格納したバ
ッファタグアレーのそれぞれのアドレスにロック不成功
ビットを設け、且つ該ロック不成功ビットを参照して前
記主記憶装置にアクセスするロック命令を処理するロッ
ク不成功処理部を設け、該ロック命令が不成功であった
場合、該バッファタグアレーの当該アドレスに記憶し、
前記主記憶装置へのロック命令のアクセスには、前記バ
ッファタグアレーのロック不成功ビットを参照して行う
よう構成する。
参照するようにした主記憶装置のロック制御方式に関し
、 バッファ内蔵の装置に着目し、ロックアクセスによる主
記憶装置の性能劣化を防ぐ方法を提供することを目的と
し、 複数のプロセッサが共用する主記憶装置の１つのアドレ
スを前記プロセッサがアクセスする場合に、アクセスに
先立ってロック命令によって前記主記憶装置の前記アド
レスのアクセスを占用する方式であって、バッファに記
憶された主記憶装置のデータの実アドレスを格納したバ
ッファタグアレーのそれぞれのアドレスにロック不成功
ビットを設け、且つ該ロック不成功ビットを参照して前
記主記憶装置にアクセスするロック命令を処理するロッ
ク不成功処理部を設け、該ロック命令が不成功であった
場合、該バッファタグアレーの当該アドレスに記憶し、
前記主記憶装置へのロック命令のアクセスには、前記バ
ッファタグアレーのロック不成功ビットを参照して行う
よう構成する。
本発明は、バッファのバッファタグアレーのロック不成
功ビットを参照するようにした主記憶装置のロック制御
方式に関するものである。
功ビットを参照するようにした主記憶装置のロック制御
方式に関するものである。
複数のプロセッサが主記憶装置を共用するシステムにお
いては、ロック命令によって主記憶装置をアクセスする
場合、そのアドレスの占用権をとってからそのアドレス
に対するデータをアクセスするようにして、アクセス中
は他のプロセッサからのアクセスを排除して、アクセス
中のデータの保護を図っている。
いては、ロック命令によって主記憶装置をアクセスする
場合、そのアドレスの占用権をとってからそのアドレス
に対するデータをアクセスするようにして、アクセス中
は他のプロセッサからのアクセスを排除して、アクセス
中のデータの保護を図っている。
プロセッサはロックアクセスが不成功の時は、直ちに同
じロックアクセスを繰り返してロックが成功するのを待
つか、他のジョブを処理を行うようにする（第５図参照
）。
じロックアクセスを繰り返してロックが成功するのを待
つか、他のジョブを処理を行うようにする（第５図参照
）。
しかし、主記憶装置は、それぞれのプロセッサがロック
不成功をみて、・操り返し出し続けるロックアクセスを
処理する必要があり、この処理のために主記憶装置の実
効効率が減少する。
不成功をみて、・操り返し出し続けるロックアクセスを
処理する必要があり、この処理のために主記憶装置の実
効効率が減少する。
そのため、このロックアクセスを制御して主記憶装置の
処理効率をあげることが要求される。
処理効率をあげることが要求される。
第３図は従来例のロック制御論理構成を説明する図、
第４図は第３図のフローチャート図である。
従来、一般的なロックアクセスは次のようにする。
通常、命令レジスタに入力した命令がロック命令である
と認識すると、バッファにデータがあるか否かに関わら
ず無条件に主記憶装置にロックフェッチアクセスを出す
。
と認識すると、バッファにデータがあるか否かに関わら
ず無条件に主記憶装置にロックフェッチアクセスを出す
。
即ち、第３図において、命令レジスタ１に格納されたロ
ック命令はデコーダ３によってロック命令であると認識
されると、ロックアクセス信号がロックアクセスレジス
タ４に格納され、主記憶装置（ＭＳＵ）リクエスト信号
がＭＳＵリクエストレジスタ５に発行され、オペランド
レジスタ２に格納されたロック命令のアドレスは、ＭＳ
Ｕアドレスレジスタ６に格納され、これらレジスタの信
号とデータが主記憶装置に出力される。
ック命令はデコーダ３によってロック命令であると認識
されると、ロックアクセス信号がロックアクセスレジス
タ４に格納され、主記憶装置（ＭＳＵ）リクエスト信号
がＭＳＵリクエストレジスタ５に発行され、オペランド
レジスタ２に格納されたロック命令のアドレスは、ＭＳ
Ｕアドレスレジスタ６に格納され、これらレジスタの信
号とデータが主記憶装置に出力される。
一方、バッファタグアレー７は上記したように図示しな
いバッファに格納されたデータの主記憶装置上のアドレ
ス、即ち、実アドレスを記憶している。
いバッファに格納されたデータの主記憶装置上のアドレ
ス、即ち、実アドレスを記憶している。
そして、バッファ無効化信号によって他の装置からのス
トアアクセスを無効にし、ムーブイン信号によって主記
憶装置からバッファへの転送されたデータのアドレスが
バッファタグアレー７に書き込まれる。
トアアクセスを無効にし、ムーブイン信号によって主記
憶装置からバッファへの転送されたデータのアドレスが
バッファタグアレー７に書き込まれる。
即ち、バッファ無効化信号によってタグ有効性ビット７
１が「０」となり、ムーブイン信号によってｒｌＪとな
る。
１が「０」となり、ムーブイン信号によってｒｌＪとな
る。
通常の主記憶装置のアクセス命令では、オペランドレジ
スタ２に格納されたアドレスとバッファタグアレー７に
格納されたアドレスとに一致するものがない時主記憶装
置にアクセスされる。
スタ２に格納されたアドレスとバッファタグアレー７に
格納されたアドレスとに一致するものがない時主記憶装
置にアクセスされる。
また、一致すれば、主記憶装置にアクセスされないでバ
ッファからアクセスされる。
ッファからアクセスされる。
以下、第４図のフローチャートにおいて、主記憶装置で
は発行されたロックアドレスがあるかどうか確認し、も
しあればそのロックアクセスのアドレスと入力したロッ
クアクセスのアドレスとを比較する。もし、等しい場合
は先行したアクセスが解放されるまで待つ。
は発行されたロックアドレスがあるかどうか確認し、も
しあればそのロックアクセスのアドレスと入力したロッ
クアクセスのアドレスとを比較する。もし、等しい場合
は先行したアクセスが解放されるまで待つ。
そして、解放されると、次ぎのロックアドレスをセット
し、以後他装置の同一のロックアドレスを禁止する。
し、以後他装置の同一のロックアドレスを禁止する。
入力したデータがロック可能と判断すると、ロックデー
タと入れ換え、即ち、新しく入力したデータを主記憶装
置に格納し、主記憶装置はその時点でロックを終了する
。
タと入れ換え、即ち、新しく入力したデータを主記憶装
置に格納し、主記憶装置はその時点でロックを終了する
。
そして、ロックアクセスが成功したことを示す条件コー
ドＣＣを「０」にする。
ドＣＣを「０」にする。
入力したデータがロックすることが不可能であった時、
ロックアクセスを出した装置が主記憶装置に対してロッ
クアクセスの終了を指示する。
ロックアクセスを出した装置が主記憶装置に対してロッ
クアクセスの終了を指示する。
そして、条件コードＣＣを「１」にする。
このように、従来例の方法ではロックアクセスは主記憶
装置に対して必ず実行するが、ロックアクセスが解除さ
れたかどうか判明しないまま実行しているため、システ
ムのスルーブツトが劣化してしまう。
装置に対して必ず実行するが、ロックアクセスが解除さ
れたかどうか判明しないまま実行しているため、システ
ムのスルーブツトが劣化してしまう。
本発明はこのような点に鑑みて創作されたものであって
、バッファ内蔵の装置に着目し、ロックアクセスによる
主記憶装置の性能劣化を防ぐ方法を提供することを目的
としている。
、バッファ内蔵の装置に着目し、ロックアクセスによる
主記憶装置の性能劣化を防ぐ方法を提供することを目的
としている。
上記した目的を達成するために、バッファに記憶された
主記憶装置のデータの実アドレスを格納したバッファタ
グアレーのそれぞれのアドレスにロック不成功ビットを
設け、且つロック不成功処理部を設け、ロック命令が不
成功であった場合、バッファタグアレーの当該アドレス
に記憶し、主記憶装置へのロック命令のアクセスには、
バッファタグアレーのロック不成功ビットを参照して行
、うようにする。
主記憶装置のデータの実アドレスを格納したバッファタ
グアレーのそれぞれのアドレスにロック不成功ビットを
設け、且つロック不成功処理部を設け、ロック命令が不
成功であった場合、バッファタグアレーの当該アドレス
に記憶し、主記憶装置へのロック命令のアクセスには、
バッファタグアレーのロック不成功ビットを参照して行
、うようにする。
ロック命令を主記憶装置にアクセスして不成功になった
時、バッファタグアレーに設けた当該アドレスのロック
不成功ビットに記憶する。
時、バッファタグアレーに設けた当該アドレスのロック
不成功ビットに記憶する。
そして、たとえ、ロック命令が不成功の時、ロック命令
を繰り返し出力するような構成になっていても、爾後の
ロック命令のアクセスはバッファタグアレーを参照する
ことによって、主記憶装置にロック命令のアクセスをす
ることはない。
を繰り返し出力するような構成になっていても、爾後の
ロック命令のアクセスはバッファタグアレーを参照する
ことによって、主記憶装置にロック命令のアクセスをす
ることはない。
従って、主記憶装置に対する余分なロックアクセスが減
少し、それだけ主記憶装置の処理効率をよくすることが
できる。
少し、それだけ主記憶装置の処理効率をよくすることが
できる。
（実 施 例〕
第１図は、本発明の主記憶装置のロック制御方式の制御
論理構成を説明する図、 第２図は、第１図のフローチャート図である。
論理構成を説明する図、 第２図は、第１図のフローチャート図である。
第１図において、７２はバッファタグアレー７に格納さ
れた主記憶装置の実アドレスに設けられたロック不成功
ビット、８はロック不成功処理部である。
れた主記憶装置の実アドレスに設けられたロック不成功
ビット、８はロック不成功処理部である。
なお、全図を通じて同一符号は同一対象物を示す。
以下、第２図のフローチャートとともに上記した従来の
技術の項で説明した制御方式に付加された部分を主に本
発明を説明する。
技術の項で説明した制御方式に付加された部分を主に本
発明を説明する。
■ロック命令が不成功の時は、バッファタグアレー７の
当該アドレスのロック不成功ビット７２にｒｌＪを書き
込む。
当該アドレスのロック不成功ビット７２にｒｌＪを書き
込む。
■ロックアクセスの時は、必ずバッファタグアレー７に
アクセスし、そのタグ有効性ビット７１で有効性が確認
されても（タグ有効性ビット７１がｒｌＪ）、ロック不
成功（ロック不成功ビット７２が「ｌ」）の時は主記憶
装置に対してアクセスを出さない。
アクセスし、そのタグ有効性ビット７１で有効性が確認
されても（タグ有効性ビット７１がｒｌＪ）、ロック不
成功（ロック不成功ビット７２が「ｌ」）の時は主記憶
装置に対してアクセスを出さない。
つまり、ロックが不成功なのだから他装置からのロック
解除を待つ。
解除を待つ。
■他装置からロック解除の指示があった時は、バッファ
タグアレー７のタグ有効性ビット７１を「０」にする。
タグアレー７のタグ有効性ビット７１を「０」にする。
■タグ有効性ビット７１が「１」のタグアドレスにアク
セスにきた時は、主記憶装置にアクセスを出す。
セスにきた時は、主記憶装置にアクセスを出す。
■主記憶装置からデータが転送されてきた時には、タグ
有効性ビット７１を「１」にしてロック不成功ビット７
２を「０」にする。
有効性ビット７１を「１」にしてロック不成功ビット７
２を「０」にする。
ロック不成功処理部８は、バッファタグアレー７にロッ
ク不成功が記憶され、且つそのロック命令のオペランド
アドレスとバッファタグの実アドレスが一敗した時、主
記憶装置にＭＳＵリクエスト信号とロックアクセス信号
を送出しないようにする。
ク不成功が記憶され、且つそのロック命令のオペランド
アドレスとバッファタグの実アドレスが一敗した時、主
記憶装置にＭＳＵリクエスト信号とロックアクセス信号
を送出しないようにする。
即ち、第４図におけるＡ、Ｂのステップが付加されるこ
とになり、ロック不成功時には、次のロック命令が主記
憶装置にアクセスされず、上記１ａ装置の処理が軽減さ
れる。
とになり、ロック不成功時には、次のロック命令が主記
憶装置にアクセスされず、上記１ａ装置の処理が軽減さ
れる。
なお、上記の主記憶装置はデータ処理の資源でもよく、
またプロセッサの資源を使用する装置であっても本発明
の制御方式が適用されることは云うまでもない。
またプロセッサの資源を使用する装置であっても本発明
の制御方式が適用されることは云うまでもない。
以上の説明から明らかなように本発明によれば、主記憶
装置のアクセス負荷が軽減され、アクセス効率が向上す
るとともに、システム全体の処理を高速化することがで
き、工業的に極めて有用である。
装置のアクセス負荷が軽減され、アクセス効率が向上す
るとともに、システム全体の処理を高速化することがで
き、工業的に極めて有用である。
第１図は本発明の主記憶装置のロック制御方式の一実施
例の制御論理構成を説明する図、第２図は第１図のフロ
ーチャート図、 第３図は従来例の制御論理構成を説明する図、第４図は
第３図のフローチャート図、 第５図はロック制御を説明する図である。 図において、 ７はバッファタグアレー、 ７２はロック不成功ビット、 ８はロック不成功処理部を示す。 オ３７＾フロー千↑−トロ 第 ４ 図 オ丁図／＋７０−チャート図 第２図 第３図 ロック釈推アを敲明すシ図 第５図
例の制御論理構成を説明する図、第２図は第１図のフロ
ーチャート図、 第３図は従来例の制御論理構成を説明する図、第４図は
第３図のフローチャート図、 第５図はロック制御を説明する図である。 図において、 ７はバッファタグアレー、 ７２はロック不成功ビット、 ８はロック不成功処理部を示す。 オ３７＾フロー千↑−トロ 第 ４ 図 オ丁図／＋７０−チャート図 第２図 第３図 ロック釈推アを敲明すシ図 第５図
Claims (1)
- 【特許請求の範囲】 複数のプロセッサが共用する主記憶装置の１つのアドレ
スを前記プロセッサがアクセスする場合に、アクセスに
先立ってロック命令によって前記主記憶装置の前記アド
レスのアクセスを占用する方式であって、 バッファに記憶された主記憶装置のデータの実アドレス
を格納したバッファタグアレー（７）のそれぞれのアド
レスにロック不成功ビット（７２）を設け、且つ該ロッ
ク不成功ビット（７２）を参照して前記主記憶装置にア
クセスするロック命令を処理するロック不成功処理部（
８）を設け、該ロック命令が不成功であった場合、該バ
ッファタグアレー（７）の当該アドレスに記憶し、前記
主記憶装置へのロック命令のアクセスには、前記バッフ
ァカグアレー（７）にしたことを特徴とする主記憶装置
のロック制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110953A JPH01280858A (ja) | 1988-05-06 | 1988-05-06 | 主記憶装置のロック制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110953A JPH01280858A (ja) | 1988-05-06 | 1988-05-06 | 主記憶装置のロック制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01280858A true JPH01280858A (ja) | 1989-11-13 |
Family
ID=14548722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63110953A Pending JPH01280858A (ja) | 1988-05-06 | 1988-05-06 | 主記憶装置のロック制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01280858A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08314869A (ja) * | 1995-05-23 | 1996-11-29 | Kofu Nippon Denki Kk | 情報処理装置 |
| JP2010146431A (ja) * | 2008-12-22 | 2010-07-01 | Nec Computertechno Ltd | メモリ制御装置 |
-
1988
- 1988-05-06 JP JP63110953A patent/JPH01280858A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08314869A (ja) * | 1995-05-23 | 1996-11-29 | Kofu Nippon Denki Kk | 情報処理装置 |
| JP2010146431A (ja) * | 2008-12-22 | 2010-07-01 | Nec Computertechno Ltd | メモリ制御装置 |
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