JPH0332103B2 - - Google Patents
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- JPH0332103B2 JPH0332103B2 JP21331084A JP21331084A JPH0332103B2 JP H0332103 B2 JPH0332103 B2 JP H0332103B2 JP 21331084 A JP21331084 A JP 21331084A JP 21331084 A JP21331084 A JP 21331084A JP H0332103 B2 JPH0332103 B2 JP H0332103B2
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- JP
- Japan
- Prior art keywords
- post
- access
- instruction
- memory
- store
- Prior art date
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ベクトルプロセツサをそなえたシス
テムにおけるメモリアクセスの同期制御方式に関
し、特にPOST命令およびWAIT命令を用いたオ
ーバーヘツドの少ないメモリアクセスの同期制御
方式に関する。
テムにおけるメモリアクセスの同期制御方式に関
し、特にPOST命令およびWAIT命令を用いたオ
ーバーヘツドの少ないメモリアクセスの同期制御
方式に関する。
ベクトルプロセツサ内のスカラーユニツトおよ
びベクトルユニツトは、それぞれ独立してメモリ
アクセスを行うアクセス源となるが、これらは命
令の実行順序にしたがつてメモリアクセスを行わ
ないと、データ更新との同期がくずれ、プログラ
ムが正しく実行されないという不都合が生じる。
このためメモリアクセスの同期制御が必要とな
る。
びベクトルユニツトは、それぞれ独立してメモリ
アクセスを行うアクセス源となるが、これらは命
令の実行順序にしたがつてメモリアクセスを行わ
ないと、データ更新との同期がくずれ、プログラ
ムが正しく実行されないという不都合が生じる。
このためメモリアクセスの同期制御が必要とな
る。
一般に、複数のアクセス源によるメモリアクセ
ス間で同期をとる際に使用される命令として、
POST命令およびWAIT命令がある。
ス間で同期をとる際に使用される命令として、
POST命令およびWAIT命令がある。
まず、POST命令およびWAIT命令について説
明する。第２図に示すようにプログラム中に
POST命令とWAIT命令が置かれた場合、POST
命令に先行する命令によつて行われたメモリアク
セスが完了するまでは、WAIT命令に後続する
命令によるメモリアクセスは許されない。すなわ
ちPOST命令に先行するメモリアクセスと、
WAIT命令に後続する命令によるメモリアクセ
スとの間で順序付けが行われていることを保証す
る。
明する。第２図に示すようにプログラム中に
POST命令とWAIT命令が置かれた場合、POST
命令に先行する命令によつて行われたメモリアク
セスが完了するまでは、WAIT命令に後続する
命令によるメモリアクセスは許されない。すなわ
ちPOST命令に先行するメモリアクセスと、
WAIT命令に後続する命令によるメモリアクセ
スとの間で順序付けが行われていることを保証す
る。
第２図に示す例では、ストア命令ST Ａとロー
ド命令LOAD Ａの間には、POST命令とWAIT
命令が挿入されているため、先のストア命令と後
のロード命令の間のデータの順序性は保証され
る。したがつてたとえば、ST Ａがベクトルスト
アであり、LOAD Ａがスカラーリードである場
合には、スカラーユニツトはベクトルユニツトが
更新したデータを読み出すことが保証される。他
方、ST ＢとLOAD Ａの間にはPOST命令が挿
入されていないから、ST Ｂでストアしたデータ
をLOAD Ａにてリードした場合、そのデータが
更新前のデータであるか、更新後のデータである
かの保証をとることはできない。
ド命令LOAD Ａの間には、POST命令とWAIT
命令が挿入されているため、先のストア命令と後
のロード命令の間のデータの順序性は保証され
る。したがつてたとえば、ST Ａがベクトルスト
アであり、LOAD Ａがスカラーリードである場
合には、スカラーユニツトはベクトルユニツトが
更新したデータを読み出すことが保証される。他
方、ST ＢとLOAD Ａの間にはPOST命令が挿
入されていないから、ST Ｂでストアしたデータ
をLOAD Ａにてリードした場合、そのデータが
更新前のデータであるか、更新後のデータである
かの保証をとることはできない。
従来のPOST命令およびWAIT命令を用いたメ
モリアクセスの同期化制御方式では、各アクセス
源ごとにメモリアクセス状態を監視するためにオ
ーバーヘツドが大きくなるという問題があつた。
モリアクセスの同期化制御方式では、各アクセス
源ごとにメモリアクセス状態を監視するためにオ
ーバーヘツドが大きくなるという問題があつた。
本発明は、POST命令およびWAIT命令を用い
たメモリアクセスの同期化制御におけるオーバー
ヘツドを削減するため、POSTフラグおよび
POST状態信号を新たに導入するものである。そ
してそれによる本発明の構成は、ベクトルプロセ
ツサをそなえ、該ベクトルプロセツサからのメモ
リアクセスについて、複数のアクセス源の間のア
クセス順序の同期制御を、POST命令および
WAIT命令によつて行うシステムにおいて、各
アクセス源は、POST命令により、該POST命令
以前のメモリアクセスが未だ完了していないかま
たは完了していない可能性があればPOST信号を
他のアクセス源に送出し、またWAIT命令によ
り、該WAIT命令より後に実行されるべきメモ
リアクセスを、他アクセス源より送られて来る
POST状態信号がOFFになつた時点まで禁止する
ことを特徴としている。
たメモリアクセスの同期化制御におけるオーバー
ヘツドを削減するため、POSTフラグおよび
POST状態信号を新たに導入するものである。そ
してそれによる本発明の構成は、ベクトルプロセ
ツサをそなえ、該ベクトルプロセツサからのメモ
リアクセスについて、複数のアクセス源の間のア
クセス順序の同期制御を、POST命令および
WAIT命令によつて行うシステムにおいて、各
アクセス源は、POST命令により、該POST命令
以前のメモリアクセスが未だ完了していないかま
たは完了していない可能性があればPOST信号を
他のアクセス源に送出し、またWAIT命令によ
り、該WAIT命令より後に実行されるべきメモ
リアクセスを、他アクセス源より送られて来る
POST状態信号がOFFになつた時点まで禁止する
ことを特徴としている。
第１図は、本発明の作用を説明するための簡単
化したシステムの概念図である。図中、１は
MSU（主記憶装置）、２はMCU（記憶制御装置）、
３はスカラーユニツトSU、４はベクトルユニツ
トVU、５および６はアクセス発信部、７および
８はアクセス同期制御部、９はPOSTフラグ、１
０はWAITフラグ、１１はアクセス制御部、１
２はPOST状態レジスタである。
化したシステムの概念図である。図中、１は
MSU（主記憶装置）、２はMCU（記憶制御装置）、
３はスカラーユニツトSU、４はベクトルユニツ
トVU、５および６はアクセス発信部、７および
８はアクセス同期制御部、９はPOSTフラグ、１
０はWAITフラグ、１１はアクセス制御部、１
２はPOST状態レジスタである。
SU３およびVU４はそれぞれ独立にMSU１に
対するメモリアクセス要求を出すことができる。
すなわちアクセス源となる。アクセス発信部５お
よび６は、それぞれストア命令またはロード命令
が発行されると、それに応じてMCU２へのアク
セス要求を発信する。MCU２のアクセス制御部
１１は、これに応じてMSU１に対するアクセス
制御を行う。
対するメモリアクセス要求を出すことができる。
すなわちアクセス源となる。アクセス発信部５お
よび６は、それぞれストア命令またはロード命令
が発行されると、それに応じてMCU２へのアク
セス要求を発信する。MCU２のアクセス制御部
１１は、これに応じてMSU１に対するアクセス
制御を行う。
図示省略した命令制御部においてPOST命令ま
たはWAIT命令が発行されるとSU３およびVU
４に伝えられ、アクセス同期制御部７および８が
動作し、POSTフラグ９およびWAITフラグ１０
とPOST状態信号とを用いてメモリアクセスの順
序付け制御が行われる。
たはWAIT命令が発行されるとSU３およびVU
４に伝えられ、アクセス同期制御部７および８が
動作し、POSTフラグ９およびWAITフラグ１０
とPOST状態信号とを用いてメモリアクセスの順
序付け制御が行われる。
各アクセス源（SU３およびVU４）は、MCU
内のPOST状態レジスタ１２を介して他のアクセ
ス源との間でPOST状態信号を交換し、WAIT命
令後のメモリアクセス時にシステム内の全アクセ
ス源について、POST命令前よりも前のメモリア
クセスで未完了のものがあるか否かを迅速に検出
することができる。次に具体的な動作を、便宜上
VU４を中心にして説明する。
内のPOST状態レジスタ１２を介して他のアクセ
ス源との間でPOST状態信号を交換し、WAIT命
令後のメモリアクセス時にシステム内の全アクセ
ス源について、POST命令前よりも前のメモリア
クセスで未完了のものがあるか否かを迅速に検出
することができる。次に具体的な動作を、便宜上
VU４を中心にして説明する。
POST命令を検出すると、各アクセス源は、そ
れぞれこのPOST命令に先行する自己の最終のメ
モリアクセスにPOSTフラグを付ける。そして
POSTフラグが自アクセス源内にある間は、
POST状態信号“ON”を、MCUを介して他ア
クセス源に送出する。他方、メモリアクセスが無
い場合には、POST状態信号“OFF”をMCUに
対して送出する。POSTフラグは、MCUへアク
セス要求を行つた後“OFF”にされる。しかし
POSTフラグを“ON”にしたメモリアクセス要
求がMCUに送られた後は、MCUがPOST状態信
号“ON”を他アクセス源に送出する。POST状
態信号は、MCUにおいてメモリアクセス起動が
行われたときに消滅する。また、MCUにおいて、
そのアクセス源に対応するメモリアクセス要求が
存在しなくなると、ただちに消滅する。
れぞれこのPOST命令に先行する自己の最終のメ
モリアクセスにPOSTフラグを付ける。そして
POSTフラグが自アクセス源内にある間は、
POST状態信号“ON”を、MCUを介して他ア
クセス源に送出する。他方、メモリアクセスが無
い場合には、POST状態信号“OFF”をMCUに
対して送出する。POSTフラグは、MCUへアク
セス要求を行つた後“OFF”にされる。しかし
POSTフラグを“ON”にしたメモリアクセス要
求がMCUに送られた後は、MCUがPOST状態信
号“ON”を他アクセス源に送出する。POST状
態信号は、MCUにおいてメモリアクセス起動が
行われたときに消滅する。また、MCUにおいて、
そのアクセス源に対応するメモリアクセス要求が
存在しなくなると、ただちに消滅する。
次に、WAIT命令が実行されると、各アクセ
ス源は、WAIT命令があつた事をWAITフラグ
の“ON”でおぼえておき、後続するメモリアク
セス要求を検出したら、他アクセス源がPOST状
態信号“ON”を出しているかどうかをチエツク
する。もしもPOST状態信号が“ON”であつた
ならば、そのメモリアクセスはPOST状態信号が
“OFF”になるまで許可されない。またWAITフ
ラグは、メモリアクセスが許可されたとき
“OFF”にされる。
ス源は、WAIT命令があつた事をWAITフラグ
の“ON”でおぼえておき、後続するメモリアク
セス要求を検出したら、他アクセス源がPOST状
態信号“ON”を出しているかどうかをチエツク
する。もしもPOST状態信号が“ON”であつた
ならば、そのメモリアクセスはPOST状態信号が
“OFF”になるまで許可されない。またWAITフ
ラグは、メモリアクセスが許可されたとき
“OFF”にされる。
次に本発明の詳細を実施例にしたがつて説明す
る。
る。
第３図は本発明の１実施例システムの概要図で
ある。図において、１はMSU（主記憶装置）、２
はMCU（記憶制御装置、３はSU（スカラーユニツ
ト）、４はVU（ベクトルユニツト）、６はアクセ
ス発信部、８はアクセス同期制御部、９はPOST
フラグ、１０はWAITフラグ、１２はPOST状態
レジスタ、１３はバツフアメモリ、１４はBI（バ
ツフアインバリデイシヨン）スタツク、１４ａは
BI POSTフラグ、１５はストアバツフア、１５
ａはSTB POSTフラグ、１６はORゲート、１
７はSUポート、１８はBIアドレスレジスタ
BIA、１９はVUポート、５０はMSUポート、
５１はORゲート、５２は禁止ゲートを示してい
る。
ある。図において、１はMSU（主記憶装置）、２
はMCU（記憶制御装置、３はSU（スカラーユニツ
ト）、４はVU（ベクトルユニツト）、６はアクセ
ス発信部、８はアクセス同期制御部、９はPOST
フラグ、１０はWAITフラグ、１２はPOST状態
レジスタ、１３はバツフアメモリ、１４はBI（バ
ツフアインバリデイシヨン）スタツク、１４ａは
BI POSTフラグ、１５はストアバツフア、１５
ａはSTB POSTフラグ、１６はORゲート、１
７はSUポート、１８はBIアドレスレジスタ
BIA、１９はVUポート、５０はMSUポート、
５１はORゲート、５２は禁止ゲートを示してい
る。
本実施例の基本構成は、第１図に示されている
本発明の概念的な構成にほぼ対応しているが、特
にアクセス源のSU３がバツフアメモリ１３とス
トアバツフア１５をそなえているシステムである
ことが特徴となつている。
本発明の概念的な構成にほぼ対応しているが、特
にアクセス源のSU３がバツフアメモリ１３とス
トアバツフア１５をそなえているシステムである
ことが特徴となつている。
このようなシステムでは、POST命令以前のス
トア命令のデータがストアバツフア１５内にとど
まつているとき、それはMSU１のデータがまだ
更新されていない状態にあることを意味するか
ら、それに対する他のアクセス源によるアクセス
を禁止する必要があり、同様にPOST命令以前の
ストア命令のデータによりMSU１のデータが更
新されたとき、バツフアメモリ１３内に対応する
更新前のデータがあればそれを無効化するバツフ
アインバリデイシヨン（BI）が行われるが、そ
の無効化処理が完了するまでは、WAIT命令後
のバツフアメモリ１３へのアクセスを禁止しなけ
ればならない。
トア命令のデータがストアバツフア１５内にとど
まつているとき、それはMSU１のデータがまだ
更新されていない状態にあることを意味するか
ら、それに対する他のアクセス源によるアクセス
を禁止する必要があり、同様にPOST命令以前の
ストア命令のデータによりMSU１のデータが更
新されたとき、バツフアメモリ１３内に対応する
更新前のデータがあればそれを無効化するバツフ
アインバリデイシヨン（BI）が行われるが、そ
の無効化処理が完了するまでは、WAIT命令後
のバツフアメモリ１３へのアクセスを禁止しなけ
ればならない。
本実施例では、これらのメモリデータ更新時に
おけるアクセス禁止制御が、POSTおよびWAIT
による同期化制御と連動して機能するように構成
されている。
おけるアクセス禁止制御が、POSTおよびWAIT
による同期化制御と連動して機能するように構成
されている。
まずSU３においてストア命令が実行されたと
き、ストアデータはいつたん高速のストアバツフ
ア１５に格納され、その後MCU２の制御のもと
にMSU１への書き込みが行われるようになつて
いる。これによりSU３は、直ちに他の命令の実
行に移ることができるので、SU３は高速動作が
可能となる。
き、ストアデータはいつたん高速のストアバツフ
ア１５に格納され、その後MCU２の制御のもと
にMSU１への書き込みが行われるようになつて
いる。これによりSU３は、直ちに他の命令の実
行に移ることができるので、SU３は高速動作が
可能となる。
ストアバツフア１５は、第４図（後述）に例示
されているように複数個で構成してよく、その場
合POSTフラグはそれぞれごとに設けられる。ア
クセス可能時にストアバツフア１５から読み出さ
れたストアデータは、MCU２のSUポート１７お
よびMSUポート５０を経てMSU１へ転送され、
書き込まれる。このとき、ストアバツフア１５か
ら同時に読み出されたSTB POSTフラグ１５ａ
が“ON”であれば、ストアデータがSUポート
１７に入力されてから読み出されるまでの間、そ
のPOST状態信号によりORゲート５１の出力は
“１”となり、禁止ゲート５２は、VU４のアク
セス発信部６から発信されたアクセス要求を禁止
する。
されているように複数個で構成してよく、その場
合POSTフラグはそれぞれごとに設けられる。ア
クセス可能時にストアバツフア１５から読み出さ
れたストアデータは、MCU２のSUポート１７お
よびMSUポート５０を経てMSU１へ転送され、
書き込まれる。このとき、ストアバツフア１５か
ら同時に読み出されたSTB POSTフラグ１５ａ
が“ON”であれば、ストアデータがSUポート
１７に入力されてから読み出されるまでの間、そ
のPOST状態信号によりORゲート５１の出力は
“１”となり、禁止ゲート５２は、VU４のアク
セス発信部６から発信されたアクセス要求を禁止
する。
次にMCU２の禁止ゲート５２が非禁止状態に
あるとき、VU４のアクセス発信部６がMSU１
に対するストアアクセスを発信したものとする。
またこのときVU４のPOSTフラグ９は“ON”
に設定されているものとする。この結果、MCU
２のVUポート１９を介して、ストアアドレスが
バツフアインバリデイシヨンアドレスとしてBI
アドレスレジスタBIA１８に格納され、さらにそ
こからSU３のBIスタツク１４に入力される。ま
たこのとき同時に、VU４のPOSTフラグ９に基
づくPOST状態信号はMCU２のPOST状態レジ
スタ１２を介してSU３のBI POSTフラグ１４ａ
に入力されている。
あるとき、VU４のアクセス発信部６がMSU１
に対するストアアクセスを発信したものとする。
またこのときVU４のPOSTフラグ９は“ON”
に設定されているものとする。この結果、MCU
２のVUポート１９を介して、ストアアドレスが
バツフアインバリデイシヨンアドレスとしてBI
アドレスレジスタBIA１８に格納され、さらにそ
こからSU３のBIスタツク１４に入力される。ま
たこのとき同時に、VU４のPOSTフラグ９に基
づくPOST状態信号はMCU２のPOST状態レジ
スタ１２を介してSU３のBI POSTフラグ１４ａ
に入力されている。
このようにしてBIスタツク１４に格納された
バツフアインバリデイシヨンアドレスは、次に順
次読み出され、バツフアメモリ１３に該当アドレ
スのデータが存在するときこれを無効化（インバ
リデイシヨン）する処理が行われる。このとき
ORゲート１６は、BIスタツク１４に格納されて
いる未処理の全てのバツフアインバリデイシヨン
アドレスの各BI POSTフラグ１４ａを監視し、
１つでもBI POSTフラグが“ON”のものが残
つているとき“１”を出力しWAIT後のバツフ
アアクセスを禁止する。
バツフアインバリデイシヨンアドレスは、次に順
次読み出され、バツフアメモリ１３に該当アドレ
スのデータが存在するときこれを無効化（インバ
リデイシヨン）する処理が行われる。このとき
ORゲート１６は、BIスタツク１４に格納されて
いる未処理の全てのバツフアインバリデイシヨン
アドレスの各BI POSTフラグ１４ａを監視し、
１つでもBI POSTフラグが“ON”のものが残
つているとき“１”を出力しWAIT後のバツフ
アアクセスを禁止する。
第４図は第３図におけるストアバツフア１５の
具体的な回路構成例を示したもので、２個のスト
アバツフアを有するものの例である。図中の２０
はストアアドレスレジスタSTA−０、２１はス
トアアドレスバリデイテイフラグSTA VAL−
０、２２はストアバツフアPOSTフラグSTB
POST−０、２３はストアアドレスレジスタ
STA−１、２４はストアアドレスバリデイテイ
フラグSTA VAL−１、２５はストアバツフア
POSTフラグSTB POST−１、２６ないし３１
はANDゲート、３２，３３はセレクタ、３４は
ORゲート、３５はメモリアドレスレジスタ
MSAR、３６はアクセス要求ラツチREQ、３７
はPOST状態ラツチである。なおストアデータ部
については省略してある。
具体的な回路構成例を示したもので、２個のスト
アバツフアを有するものの例である。図中の２０
はストアアドレスレジスタSTA−０、２１はス
トアアドレスバリデイテイフラグSTA VAL−
０、２２はストアバツフアPOSTフラグSTB
POST−０、２３はストアアドレスレジスタ
STA−１、２４はストアアドレスバリデイテイ
フラグSTA VAL−１、２５はストアバツフア
POSTフラグSTB POST−１、２６ないし３１
はANDゲート、３２，３３はセレクタ、３４は
ORゲート、３５はメモリアドレスレジスタ
MSAR、３６はアクセス要求ラツチREQ、３７
はPOST状態ラツチである。なおストアデータ部
については省略してある。
セレクタ３２は、STA−０からSTA−１のい
ずれか一方を選択して、その中のストアアドレス
をメモリアドレスレジスタMSR３５に設定する。
セレクタ３３はセレクタ３２と同期してSTA
VAL−０からSTA VAL−１のいずれか一方を
選択し、そこに設定されているバリデイテイフラ
グＶをアクセス要求ラツチ３６に転送する。この
バリデイテイフラグが“ON”であればMCUへ
のREQ信号は“ON”となる。
ずれか一方を選択して、その中のストアアドレス
をメモリアドレスレジスタMSR３５に設定する。
セレクタ３３はセレクタ３２と同期してSTA
VAL−０からSTA VAL−１のいずれか一方を
選択し、そこに設定されているバリデイテイフラ
グＶをアクセス要求ラツチ３６に転送する。この
バリデイテイフラグが“ON”であればMCUへ
のREQ信号は“ON”となる。
ORゲート３４の２つの入力は、それぞれSTB
POST−０およびSTB POST−１の出力に接続
され、２個のストアバツフアのいずれか一方でも
POSTフラグが“ON”のストアデータを保持し
ているとき、POST状態ラツチ３７を“ON”に
設定し、MCUを経由して他の全てのアクセス源
に対してPOST状態を通知させる。
POST−０およびSTB POST−１の出力に接続
され、２個のストアバツフアのいずれか一方でも
POSTフラグが“ON”のストアデータを保持し
ているとき、POST状態ラツチ３７を“ON”に
設定し、MCUを経由して他の全てのアクセス源
に対してPOST状態を通知させる。
なお、ANDゲート２６，２７とANDゲート２
９，３０とはそれぞれSTA−０セツト信号およ
びSTA−１セツト信号により択一的に駆動され
たとき、ストアアドレスおよびSTA VALの各
信号を、STA−０およびSTA VAL−０かある
いはSTA−１およびSTA VAL−１に設定する。
ANDゲート２８および３１はタイミングをとる
ために設けらており、POST命令検出時に、
STB POST−０およびSTB POST−１を同時
に“ON”に設定する。
９，３０とはそれぞれSTA−０セツト信号およ
びSTA−１セツト信号により択一的に駆動され
たとき、ストアアドレスおよびSTA VALの各
信号を、STA−０およびSTA VAL−０かある
いはSTA−１およびSTA VAL−１に設定する。
ANDゲート２８および３１はタイミングをとる
ために設けらており、POST命令検出時に、
STB POST−０およびSTB POST−１を同時
に“ON”に設定する。
次に第５図に、第３図におけるBIスタツク１
４の具体的な回路構成例を示す。図において、３
８はBI POSTフラグスタツク、３９はBIスタツ
ク、４０はBI VALフラグスタツクであり、それ
ぞれシフトレジスタで構成され、同期して動作す
る。また４１および４２は転送用のレジスタ、４
３，４４はNORゲートである。
４の具体的な回路構成例を示す。図において、３
８はBI POSTフラグスタツク、３９はBIスタツ
ク、４０はBI VALフラグスタツクであり、それ
ぞれシフトレジスタで構成され、同期して動作す
る。また４１および４２は転送用のレジスタ、４
３，４４はNORゲートである。
NORゲート４３は、BI POSTフラグスタツク
３８中に１つでも“ON”があると“OFF”を出
力し、NORゲート４４はWAITフラグが
“OFF”である状態で、バツフアメモリに対する
アクセス禁止信号を出力する。BIスタツク３９
に格納されているバツフアインバリデイシヨンア
ドレスBIAは、BI VALフラグスタツク４０にあ
る対応するバリデイテイフラグBI VALが
“ON”のとき、出力されるBI REQ信号によりバ
ツフアメモリへ転送され、バツフアインバリデイ
シヨン処理が実行される。
３８中に１つでも“ON”があると“OFF”を出
力し、NORゲート４４はWAITフラグが
“OFF”である状態で、バツフアメモリに対する
アクセス禁止信号を出力する。BIスタツク３９
に格納されているバツフアインバリデイシヨンア
ドレスBIAは、BI VALフラグスタツク４０にあ
る対応するバリデイテイフラグBI VALが
“ON”のとき、出力されるBI REQ信号によりバ
ツフアメモリへ転送され、バツフアインバリデイ
シヨン処理が実行される。
以上のように、本発明によれば、POST、
WAITの命令を用いたメモリアクセスの同期制
御を高速化することができ、オーバーヘツドの消
滅ができる。
WAITの命令を用いたメモリアクセスの同期制
御を高速化することができ、オーバーヘツドの消
滅ができる。
第１図は本発明方式の概念図、第２図は
POST、WAITによる同期制御の説明図、第３図
は本発明方式の１実施例の構成図、第４図はスト
アバツフアの１具体例の回路図、第５図はBIス
タツクの１具体例の回路図である。 図中、１は主記憶装置MSU、２は記憶制御装
置MCU、３はスカラユニツトSU、４はベクトル
ユニツトVU、５，６はアクセス発信部、７，８
はアクセス同期制御部、９はPOSTフラグ、１０
はWAITフラグ、１１はアクセス制御部、１２
はPOST状態レジスタを示す。
POST、WAITによる同期制御の説明図、第３図
は本発明方式の１実施例の構成図、第４図はスト
アバツフアの１具体例の回路図、第５図はBIス
タツクの１具体例の回路図である。 図中、１は主記憶装置MSU、２は記憶制御装
置MCU、３はスカラユニツトSU、４はベクトル
ユニツトVU、５，６はアクセス発信部、７，８
はアクセス同期制御部、９はPOSTフラグ、１０
はWAITフラグ、１１はアクセス制御部、１２
はPOST状態レジスタを示す。
Claims (1)
- 【特許請求の範囲】 １ ベクトルプロセツサをそなえ、該ベクトルプ
ロセツサからのメモリアクセスについて、複数の
アクセス源の間のアクセス順序の同期制御を、
POST命令およびWAIT命令によつて行うシステ
ムにおいて、各アクセス源は、POST命令によ
り、該POST命令以前のメモリアクセスが未だ完
了していないかまたは完了していない可能性があ
ればPOST信号を他のアクセス源に送出し、また
WAIT命令により、該WAIT命令より後に実行
されるべきメモリアクセスを、他アクセス源より
送られて来るPOST状態信号がOFFになつた時点
まで禁止することを特徴とするメモリアクセス同
期制御方式。 ２ 前記第１項において、システムはバツフアメ
モリをそなえており、POST命令に先行するスト
ア命令があるときにはそのストアにともなうバツ
フアインバリデイシヨンが完了した後に、メモリ
アクセスを許可することを特徴とするメモリアク
セス同期制御方式。 ３ 前記第１項または第２項において、システム
ストアバツフアをそなえており、該ストアバツフ
アはストアバツフア単位にPOSTを示す付属情報
ビツトを有していることを特徴とするメモリアク
セス同期制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21331084A JPS61100845A (ja) | 1984-10-12 | 1984-10-12 | メモリアクセス同期制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21331084A JPS61100845A (ja) | 1984-10-12 | 1984-10-12 | メモリアクセス同期制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61100845A JPS61100845A (ja) | 1986-05-19 |
| JPH0332103B2 true JPH0332103B2 (ja) | 1991-05-09 |
Family
ID=16637016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21331084A Granted JPS61100845A (ja) | 1984-10-12 | 1984-10-12 | メモリアクセス同期制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100845A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06168263A (ja) * | 1992-11-30 | 1994-06-14 | Fujitsu Ltd | ベクトル処理装置 |
| EP1860568A1 (en) * | 2005-03-14 | 2007-11-28 | Matsushita Electric Industrial Co., Ltd. | Bus controller |
-
1984
- 1984-10-12 JP JP21331084A patent/JPS61100845A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61100845A (ja) | 1986-05-19 |
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