JPH08314869A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH08314869A JPH08314869A JP12352595A JP12352595A JPH08314869A JP H08314869 A JPH08314869 A JP H08314869A JP 12352595 A JP12352595 A JP 12352595A JP 12352595 A JP12352595 A JP 12352595A JP H08314869 A JPH08314869 A JP H08314869A
- Authority
- JP
- Japan
- Prior art keywords
- lock
- processor
- information processing
- buffer
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ロック待ちの最大待ち時間を減少させ、マル
チプロセッサ構成の装置としての性能を向上させる。 【構成】 複数のプロセッサ１，２，３で構成される情
報処理装置において、プロセッサ間で通信を行う場合
に、通信の排他制御を行うために、ロックバッファ１２
は、ロック制御を行い、このロックの取得を失敗したプ
ロセッサ番号を保持する。ロック取得の順番をロックバ
ッファ１２によって決定する。
チプロセッサ構成の装置としての性能を向上させる。 【構成】 複数のプロセッサ１，２，３で構成される情
報処理装置において、プロセッサ間で通信を行う場合
に、通信の排他制御を行うために、ロックバッファ１２
は、ロック制御を行い、このロックの取得を失敗したプ
ロセッサ番号を保持する。ロック取得の順番をロックバ
ッファ１２によって決定する。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に関し、
特に、プロセッサ間通信のロック取得を行う情報処理装
置に関する。
特に、プロセッサ間通信のロック取得を行う情報処理装
置に関する。
【０００２】
【従来の技術】従来の情報処理装置のプロセッサ間通信
は、ロックが取得されている場合には、新たにロックは
取得できない。ロックが取得解除したときに、ロック解
除された後に、一番早くロック取得要求を出したプロセ
ッサがロック取得をする。
は、ロックが取得されている場合には、新たにロックは
取得できない。ロックが取得解除したときに、ロック解
除された後に、一番早くロック取得要求を出したプロセ
ッサがロック取得をする。
【０００３】
【発明が解決しようとする課題】ロック取得要求をプロ
セッサＡ，プロセッサＢ，プロセッサＣの順番で出した
場合には、プロセッサＡがロックを取得して、続いてプ
ロセッサＢ，プロセッサＣがロック取得失敗をする。プ
ロセッサＢ，プロセッサＣはロックを取得できるまで、
ロック要求を出し続ける。プロセッサＡはロック解除を
行った後、ロック取得要求がプロセッサＢよりもプロセ
ッサＣの方早く出た場合、プロセッサＣがロック取得す
る。このように、ロック要求を出した順番でなく、ロッ
クが解除されている状態でロック要求が出た順番で、ロ
ック取得が行われるために、間が悪いプロセッサは、長
時間ロックが取得できない場合があるので、特定のプロ
セッサの性能が低下し、マルチプロセッサ構成の装置全
体の性能低下がおこるという問題がある。
セッサＡ，プロセッサＢ，プロセッサＣの順番で出した
場合には、プロセッサＡがロックを取得して、続いてプ
ロセッサＢ，プロセッサＣがロック取得失敗をする。プ
ロセッサＢ，プロセッサＣはロックを取得できるまで、
ロック要求を出し続ける。プロセッサＡはロック解除を
行った後、ロック取得要求がプロセッサＢよりもプロセ
ッサＣの方早く出た場合、プロセッサＣがロック取得す
る。このように、ロック要求を出した順番でなく、ロッ
クが解除されている状態でロック要求が出た順番で、ロ
ック取得が行われるために、間が悪いプロセッサは、長
時間ロックが取得できない場合があるので、特定のプロ
セッサの性能が低下し、マルチプロセッサ構成の装置全
体の性能低下がおこるという問題がある。
【０００４】
【課題を解決するための手段】本発明の情報処理装置
は、複数のプロセッサで構成される情報処理装置におい
て、プロセッサ間で通信を行う場合に、通信の排他制御
を行うために、ロック制御を行い、このロックの取得を
失敗したプロセッサ番号を保持するロックバッファを備
え、ロック取得の順番を前記ロックバッファによって決
定する手段を備えることを特徴とする。
は、複数のプロセッサで構成される情報処理装置におい
て、プロセッサ間で通信を行う場合に、通信の排他制御
を行うために、ロック制御を行い、このロックの取得を
失敗したプロセッサ番号を保持するロックバッファを備
え、ロック取得の順番を前記ロックバッファによって決
定する手段を備えることを特徴とする。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明による情報処理装置の一実施
例を示すブロック図である。
例を示すブロック図である。
【０００７】この情報処理装置は、プロセッサ１，２，
３と、ロック取得中を示すロックフラグ１０と、ロック
要求のプロセッサ番号を保持するロック要求レジスタ１
１と、ロック要求を出したプロセッサ番号をバッファす
る先入れ先出しバッファ制御のロックバッファ１２と、
ロックバッファ１２から最も古いデータを読み出すバッ
ファリードレジスタ１３と、ロックフラグ１０を制御す
るロックフラグ制御部１４とを具備する。
３と、ロック取得中を示すロックフラグ１０と、ロック
要求のプロセッサ番号を保持するロック要求レジスタ１
１と、ロック要求を出したプロセッサ番号をバッファす
る先入れ先出しバッファ制御のロックバッファ１２と、
ロックバッファ１２から最も古いデータを読み出すバッ
ファリードレジスタ１３と、ロックフラグ１０を制御す
るロックフラグ制御部１４とを具備する。
【０００８】次に、図１に示す情報処理装置の動作につ
いて説明する。はじめに、プロセッサ１がロック要求を
行うと、ロック要求レジスタ１１にプロセッサ１の番号
“１”が入る。このとき、他のプロセッサがロック取得
中でなければ、ロックフラグ１０は“０”で、バッファ
リードレジスタ１３が空であれば、ロックフラグ制御部
１４は、ロックフラグ１０を値“０”から値“１”にセ
ットし、ロック取得成功となる。次にプロセッサ２から
ロック取得要求が出ると、ロックフラグ１０が値“１”
なのでロックバッファ１２に、プロセッサ番号“２”を
登録し、ロック失敗となる。プロセッサ１がロックを解
除すると、ロックフラグ１０は値“１”から値“０”に
なる。この後、プロセッサ３がロック取得要求を出す
と、ロックフラグ１０は“０”なので、ロック要求レジ
スタ１１に値“３”が入り、バッファリードレジスタ１
３は値“２”が入っているのでプロセッサ２が先にロッ
ク取得要求を失敗していることが解るので、プロセッサ
３は、ロック取得は失敗になり、プロセッサ３の番号
“３”がロックバッファ１２にバッファリングされる。
この後、プロセッサ２がロック取得要求を行うと、ロッ
ク取得でき、ロックバッファからプロセッサ番号“２”
が削除され、次に待っているプロセッサ番号がバッファ
リードレジスタ１３に入る。
いて説明する。はじめに、プロセッサ１がロック要求を
行うと、ロック要求レジスタ１１にプロセッサ１の番号
“１”が入る。このとき、他のプロセッサがロック取得
中でなければ、ロックフラグ１０は“０”で、バッファ
リードレジスタ１３が空であれば、ロックフラグ制御部
１４は、ロックフラグ１０を値“０”から値“１”にセ
ットし、ロック取得成功となる。次にプロセッサ２から
ロック取得要求が出ると、ロックフラグ１０が値“１”
なのでロックバッファ１２に、プロセッサ番号“２”を
登録し、ロック失敗となる。プロセッサ１がロックを解
除すると、ロックフラグ１０は値“１”から値“０”に
なる。この後、プロセッサ３がロック取得要求を出す
と、ロックフラグ１０は“０”なので、ロック要求レジ
スタ１１に値“３”が入り、バッファリードレジスタ１
３は値“２”が入っているのでプロセッサ２が先にロッ
ク取得要求を失敗していることが解るので、プロセッサ
３は、ロック取得は失敗になり、プロセッサ３の番号
“３”がロックバッファ１２にバッファリングされる。
この後、プロセッサ２がロック取得要求を行うと、ロッ
ク取得でき、ロックバッファからプロセッサ番号“２”
が削除され、次に待っているプロセッサ番号がバッファ
リードレジスタ１３に入る。
【０００９】
【発明の効果】以上説明したように、本発明によれば、
ロック要求した順序でロック取得が行えるため、ロック
待ちの最大待ち時間が減少し、プロセッサのスケジュー
リングが効率よく実行されるため、マルチプロセッサ構
成の装置としての性能が向上する。
ロック要求した順序でロック取得が行えるため、ロック
待ちの最大待ち時間が減少し、プロセッサのスケジュー
リングが効率よく実行されるため、マルチプロセッサ構
成の装置としての性能が向上する。
【図１】本発明の一実施例のブロック図である。
１ プロセッサ ２ プロセッサ ３ プロセッサ １０ ロックフラグ １１ ロック要求レジスタ １２ ロックバッファ １３ バッファリードレジスタ １４ ロックフラグ制御部
Claims (1)
- 【請求項１】 複数のプロセッサで構成される情報処理
装置において、プロセッサ間で通信を行う場合に、通信
の排他制御を行うために、ロック制御を行い、このロッ
クの取得を失敗したプロセッサ番号を保持するロックバ
ッファを備え、ロック取得の順番を前記ロックバッファ
によって決定する手段を備えることを特徴とする情報処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12352595A JPH08314869A (ja) | 1995-05-23 | 1995-05-23 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12352595A JPH08314869A (ja) | 1995-05-23 | 1995-05-23 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08314869A true JPH08314869A (ja) | 1996-11-29 |
Family
ID=14862774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12352595A Pending JPH08314869A (ja) | 1995-05-23 | 1995-05-23 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08314869A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7409506B2 (en) | 2004-12-28 | 2008-08-05 | Fujitsu Limited | Multiprocessor system with high-speed exclusive control |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01280858A (ja) * | 1988-05-06 | 1989-11-13 | Fujitsu Ltd | 主記憶装置のロック制御方式 |
| JPH05233531A (ja) * | 1992-02-18 | 1993-09-10 | Nippon Telegr & Teleph Corp <Ntt> | バス制御システム |
| JPH05242046A (ja) * | 1991-06-18 | 1993-09-21 | Advanced Micro Devicds Inc | 処理システム |
-
1995
- 1995-05-23 JP JP12352595A patent/JPH08314869A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01280858A (ja) * | 1988-05-06 | 1989-11-13 | Fujitsu Ltd | 主記憶装置のロック制御方式 |
| JPH05242046A (ja) * | 1991-06-18 | 1993-09-21 | Advanced Micro Devicds Inc | 処理システム |
| JPH05233531A (ja) * | 1992-02-18 | 1993-09-10 | Nippon Telegr & Teleph Corp <Ntt> | バス制御システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7409506B2 (en) | 2004-12-28 | 2008-08-05 | Fujitsu Limited | Multiprocessor system with high-speed exclusive control |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980414 |