JPH01280916A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01280916A JPH01280916A JP63110894A JP11089488A JPH01280916A JP H01280916 A JPH01280916 A JP H01280916A JP 63110894 A JP63110894 A JP 63110894A JP 11089488 A JP11089488 A JP 11089488A JP H01280916 A JPH01280916 A JP H01280916A
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- transistors
- current
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体集積回路に関し、
設計の容易化を図り、製造コストを削減することを目的
とし、 同一基板上に複数のトランジスタが作り込まれ、該複数
のトランジスタは所定の第１のトランジスタと、該第１
のトランジスタを流れる電流のｎ倍の電流を流すための
第２のトランジスタと、を含む半導体集積回路において
、前記第２のトランジスタは、第１のトランジスタと同
一構造のｎ個のトランジスタで構成している。
とし、 同一基板上に複数のトランジスタが作り込まれ、該複数
のトランジスタは所定の第１のトランジスタと、該第１
のトランジスタを流れる電流のｎ倍の電流を流すための
第２のトランジスタと、を含む半導体集積回路において
、前記第２のトランジスタは、第１のトランジスタと同
一構造のｎ個のトランジスタで構成している。
本発明は、半導体集積回路に関し、特に、同一基板上に
作り込まれ、所定のトランジスタを流れる電流のｎ倍の
電流を流すためのトランジスタを備えた半導体集積回路
に関する。
作り込まれ、所定のトランジスタを流れる電流のｎ倍の
電流を流すためのトランジスタを備えた半導体集積回路
に関する。
一般に、トランジスタ等で構成された半導体回路では、
所定のトランジスタを流れる電流を所望の大きさに設定
することが頻繁に行われる。
所定のトランジスタを流れる電流を所望の大きさに設定
することが頻繁に行われる。
この種の半導体回路としては、例えば第３図に示すもの
がある。第３図において、半導体回路（例えば、ＦＥＴ
クランプ形の差動増幅器）１は、何れか一方が導通する
一対のトランジスタ２．３と、トランジスタ２．３の各
々に縦続された能動負荷４．５と、これら能動負荷４．
５を構成するトランジスタ４ａ、４ｂおよびトランジス
タ５ａ、５ｂと、を備えるとともに、上記トランジスタ
２．３のうち、導通側のトランジスタに定電流を流すト
ランジスタ６を有している。
がある。第３図において、半導体回路（例えば、ＦＥＴ
クランプ形の差動増幅器）１は、何れか一方が導通する
一対のトランジスタ２．３と、トランジスタ２．３の各
々に縦続された能動負荷４．５と、これら能動負荷４．
５を構成するトランジスタ４ａ、４ｂおよびトランジス
タ５ａ、５ｂと、を備えるとともに、上記トランジスタ
２．３のうち、導通側のトランジスタに定電流を流すト
ランジスタ６を有している。
なお、ＧＮＤは接地電位、Ｖｘは例えば−２■の定電源
、■、は例えば−５■の定電源、ＩＮ、ＩＮは相補入力
信号、ＯＵＴ、ＯＵＴは相補出力信号である。
、■、は例えば−５■の定電源、ＩＮ、ＩＮは相補入力
信号、ＯＵＴ、ＯＵＴは相補出力信号である。
一般に、ＦＥＴｌ−ランジスタを流れるドレイン電流は
、そのトランジスタのゲート幅Ｗｇに正比例することが
知られている。例えば、上述の半導体回路１においては
、トランジスタ６のゲート幅Ｗｇを調節して導通側のト
ランジスタ（２，３の何れか一方）を流れるドレイン電
流Ｉｄｓを所望値にしている。
、そのトランジスタのゲート幅Ｗｇに正比例することが
知られている。例えば、上述の半導体回路１においては
、トランジスタ６のゲート幅Ｗｇを調節して導通側のト
ランジスタ（２，３の何れか一方）を流れるドレイン電
流Ｉｄｓを所望値にしている。
［発明が解決しようとする課題］
しかしながら、実際のＷｇに対するＩｄｓ特性は、第４
図に示すように、設計土木められた理論値（実線で示す
）と、実測値（破線で示す）との間で、プロセスシフト
（製造過程で寸法が微小にシフトする）に起因すると見
られる誤差の発生が避けられなかった。
図に示すように、設計土木められた理論値（実線で示す
）と、実測値（破線で示す）との間で、プロセスシフト
（製造過程で寸法が微小にシフトする）に起因すると見
られる誤差の発生が避けられなかった。
プロセスシフトとは、設計寸法に対しプロセス上の何ら
かの原因で素子寸法が変動することである。その原因と
してはウェハプロセス時の例えばレジストに、マスクパ
ターンを露光する際の露光不足や過剰露光やレジストパ
ターンのダレ等様々の原因が考えられる。プロセスシフ
トの一例を第５図を用いて詳しく説明する。第５図（ａ
）はＦＥＴのマスクの活性層パターンを上面から見た図
である。■の素子領域の幅Ｗ１は５μｍ、■の素子領域
の幅Ｗ２は１０μｍとすることで、■のＦＥＴは■のＦ
ＥＴのちょうど２倍の電流が流れる様にレイアウトしで
ある。第５図（ｂ）は、半導体基板上のレジストを第５
図（ａ）のマスクでパターニングを行った図である。第
５図（ｂ）のレジスト７をマスクとして半導体基板上に
、不純物をイオン注入等で形成すると、所望の幅の活性
層のＦＥＴを得ることができる。
かの原因で素子寸法が変動することである。その原因と
してはウェハプロセス時の例えばレジストに、マスクパ
ターンを露光する際の露光不足や過剰露光やレジストパ
ターンのダレ等様々の原因が考えられる。プロセスシフ
トの一例を第５図を用いて詳しく説明する。第５図（ａ
）はＦＥＴのマスクの活性層パターンを上面から見た図
である。■の素子領域の幅Ｗ１は５μｍ、■の素子領域
の幅Ｗ２は１０μｍとすることで、■のＦＥＴは■のＦ
ＥＴのちょうど２倍の電流が流れる様にレイアウトしで
ある。第５図（ｂ）は、半導体基板上のレジストを第５
図（ａ）のマスクでパターニングを行った図である。第
５図（ｂ）のレジスト７をマスクとして半導体基板上に
、不純物をイオン注入等で形成すると、所望の幅の活性
層のＦＥＴを得ることができる。
しかし、パターニング時に、露光不足などが原因でレジ
ストパターンがΔだけ小さくなると当然活性層の幅も変
化してしまう（第５図（Ｃ））。
ストパターンがΔだけ小さくなると当然活性層の幅も変
化してしまう（第５図（Ｃ））。
仮に、プロセスシフトΔを−０，２μｍとすると、■の
素子の幅＝Ｗ、−２Δ＝５−２Ｘ０．２μｌ＝４．６
μｍ ■の素子の幅＝Ｗ、−２Δ＝１０ ２ｘ０．２ ｕｒａ
−９，６μｍ となり、■のＦＥＴの電流は■のＦＥＴの電流の９．６
／４．６ ！＝：２．０９倍となり、設計目標の２倍
以上になってしまう。よって、実際のマスク設計にあた
っては、従来技術では、上述の誤差Δを考慮して、予め
、Ｗの補正を行う必要があった。すなわち、第５図（ａ
）のＷ、、Ｗ、、をＷ、＝５＋２Δ＝５．４ ｔｔｍ
、 Ｗｚ ＝１０ ＋ ２Δ＝１０．４ｕｍとしておく
。しかし、このような補正を行っても、プロセスの再現
性が完璧でないと、誤差Δに±Δ′のばらつきが発生す
る。よって上述の従来の補正方法ではΔ′の分の補正を
行うことはできないため、電流比を正確に２倍にするこ
とはできない。また、上述の従来の補正方法だと、プロ
セス条件の変更（たとえば、レジストの種類の変更や、
露光時間の変更）を行うと、誤差Δの値も変化するため
、プロセス条件ごとに、マスクを作りなおさなければな
らず、非常に不経済である。また、上述した誤差Δは、
Ｗｇを小さくする程、相対的に大きくなるため、近時の
高集積化の動きに伴うゲート幅を短縮したトランジスタ
にあっては問題が大きい。
素子の幅＝Ｗ、−２Δ＝５−２Ｘ０．２μｌ＝４．６
μｍ ■の素子の幅＝Ｗ、−２Δ＝１０ ２ｘ０．２ ｕｒａ
−９，６μｍ となり、■のＦＥＴの電流は■のＦＥＴの電流の９．６
／４．６ ！＝：２．０９倍となり、設計目標の２倍
以上になってしまう。よって、実際のマスク設計にあた
っては、従来技術では、上述の誤差Δを考慮して、予め
、Ｗの補正を行う必要があった。すなわち、第５図（ａ
）のＷ、、Ｗ、、をＷ、＝５＋２Δ＝５．４ ｔｔｍ
、 Ｗｚ ＝１０ ＋ ２Δ＝１０．４ｕｍとしておく
。しかし、このような補正を行っても、プロセスの再現
性が完璧でないと、誤差Δに±Δ′のばらつきが発生す
る。よって上述の従来の補正方法ではΔ′の分の補正を
行うことはできないため、電流比を正確に２倍にするこ
とはできない。また、上述の従来の補正方法だと、プロ
セス条件の変更（たとえば、レジストの種類の変更や、
露光時間の変更）を行うと、誤差Δの値も変化するため
、プロセス条件ごとに、マスクを作りなおさなければな
らず、非常に不経済である。また、上述した誤差Δは、
Ｗｇを小さくする程、相対的に大きくなるため、近時の
高集積化の動きに伴うゲート幅を短縮したトランジスタ
にあっては問題が大きい。
本発明は、このような問題点に鑑みてなされたもので、
第１のトランジスタのｎ倍の電流を流すための第２のト
ランジスタの設計に際し、第１のトランジスタと同一構
造のｎ個のトランジスタで第２のトランジスタを構成す
ることにより、Ｗｇの補正を不要にしてマスク設計の容
易化を図り、また製造コストを削減することを目的とし
ている。
第１のトランジスタのｎ倍の電流を流すための第２のト
ランジスタの設計に際し、第１のトランジスタと同一構
造のｎ個のトランジスタで第２のトランジスタを構成す
ることにより、Ｗｇの補正を不要にしてマスク設計の容
易化を図り、また製造コストを削減することを目的とし
ている。
（課題を解決するための手段〕
本発明では、上記目的を達成するために、同一基板上に
複数のトランジスタが作り込まれ、該複数のトランジス
タは所定の第１のトランジスタと、該第１のトランジス
タを流れる電流のｎ倍の電流を流すための第２のトラン
ジスタと、を含む半導体集積回路において、前記第２の
トランジスタは、第１のトランジスタと同一構造のｎ個
のトランジスタで構成している。
複数のトランジスタが作り込まれ、該複数のトランジス
タは所定の第１のトランジスタと、該第１のトランジス
タを流れる電流のｎ倍の電流を流すための第２のトラン
ジスタと、を含む半導体集積回路において、前記第２の
トランジスタは、第１のトランジスタと同一構造のｎ個
のトランジスタで構成している。
［作 用］
本発明では、第１のトランジスタと同一構造のｎ個のト
ランジスタで第２のトランジスタが構成される。
ランジスタで第２のトランジスタが構成される。
したがって、第２のトランジスタのＷｇｚは第１のトラ
ンジスタのＷ ｇ ＋のｎ倍となり、また、第２のトラ
ンジスタを流れる電流は、Ｗ ｇ ２の大きさに依存し
、このＷｇ２はＷｇ １のｎ倍であるから、目標とする
ｎ倍の電流を正確に得ることができ、マスク設計の容易
化を図ることができる。
ンジスタのＷ ｇ ＋のｎ倍となり、また、第２のトラ
ンジスタを流れる電流は、Ｗ ｇ ２の大きさに依存し
、このＷｇ２はＷｇ １のｎ倍であるから、目標とする
ｎ倍の電流を正確に得ることができ、マスク設計の容易
化を図ることができる。
また、プロセス条件の変更があってもマスクを作りなお
す必要がないため、コストの削減が可能となる。
す必要がないため、コストの削減が可能となる。
以下、本発明を図面に基づいて説明する。
第１．２図は本発明に係る半導体集積回路の一実施例を
示す図であり、前述した第３図の半導体回路に適用した
例である。
示す図であり、前述した第３図の半導体回路に適用した
例である。
第１図において、１０は第３図における能動負荷４ある
いは能動負荷５に相当する第１のトランジスタ、１１は
第３図におけるトランジスタ６に相当する第２のトラン
ジスタである。第２のトランジスタ１１は同一構造の一
対のトランジスタ（ｎ個のトランジスタＨ１ａ、ｌｌｂ
からなり、これらの−対のトランジスタｌｌａ、ｌｌｂ
のソース、ドレインおよびゲートは、共通に接続されて
いる。
いは能動負荷５に相当する第１のトランジスタ、１１は
第３図におけるトランジスタ６に相当する第２のトラン
ジスタである。第２のトランジスタ１１は同一構造の一
対のトランジスタ（ｎ個のトランジスタＨ１ａ、ｌｌｂ
からなり、これらの−対のトランジスタｌｌａ、ｌｌｂ
のソース、ドレインおよびゲートは、共通に接続されて
いる。
トランジスタｌｌａおよびｌｌｂの構造、特にゲート幅
は以下のように決定される。すなわち、第１のトランジ
スタ１０を構成するトランジスタ１０ａ。
は以下のように決定される。すなわち、第１のトランジ
スタ１０を構成するトランジスタ１０ａ。
ｉｏｂのそれぞれのゲート幅をＷ ｇ Ｉｏｍ 、 Ｗ
ｇ ｉｏｂとした場合、トランジスタ１０ａ、１０ｂ
のゲート幅Ｗ ｇ ＋。＊ ＋ Ｗ ｇ ｔａｂ と全
く同じゲート幅のトランジスタｌｌａ、ｌｌｂを第２の
トランジスタ１１にレイアウトする。
ｇ ｉｏｂとした場合、トランジスタ１０ａ、１０ｂ
のゲート幅Ｗ ｇ ＋。＊ ＋ Ｗ ｇ ｔａｂ と全
く同じゲート幅のトランジスタｌｌａ、ｌｌｂを第２の
トランジスタ１１にレイアウトする。
例えば、Ｗ ｇ Ｉｏｍ ＝Ｗ ｇ ｔａｂ ＝１０μ
ｍとしたら、Ｗｇｚ＊ ＝Ｗｇｚｂ ＝１０μｍとなる
。
ｍとしたら、Ｗｇｚ＊ ＝Ｗｇｚｂ ＝１０μｍとなる
。
但し、Ｗ ｇ 目よ ：トランジスタｌｌａのゲート幅
Ｗｇ＋＋ｂ：）ランジスタｌｌｂのゲート幅第２図は第
３図の半導体回路１に本実施例を適用した場合の回路パ
ターンを示す図である。第２図において、２０は能動負
荷４を構成するトランジスタ４ａおよびトランジスタ４
ｂ共通のドレイン領域、２１はトランジスタ４ａのゲー
ＩＪＪｆ域、２２はトランジスタ４ｂのゲート領域、２
３はトランジスタ４ａおよびトランジスタ４ｂ共通のソ
ース領域とトランジスタ２のドレイン領域を兼ねる領域
、２４は能動負荷５を構成するトランジスタ５ａおよび
トランジスタ５ｂ共通のドレイン領域、２５はトランジ
スタ５ａのゲート領域、２６はトランジスタ５ｂのゲー
ト領域、２７はトランジスタ５ａおよびトランジスタ５
ｂ共通のソース領域とトランジスタ３のドレイン領域と
を兼ねる領域、２８はトランジスタ２およびトランジス
タ３のソース領域と第２のトランジスタ１１を構成する
トランジスタｌｌａおよびトランジスタｌｌｂ共通のド
レイン領域とを兼ねる領域、２９はトランジスタｌｌａ
のゲート領域、３０はトランジスタｌｌｂのゲート右頁
域、３１はトランジスタｌｌａおよびトランジスタｌｌ
ｂ共通のソース領域である。
Ｗｇ＋＋ｂ：）ランジスタｌｌｂのゲート幅第２図は第
３図の半導体回路１に本実施例を適用した場合の回路パ
ターンを示す図である。第２図において、２０は能動負
荷４を構成するトランジスタ４ａおよびトランジスタ４
ｂ共通のドレイン領域、２１はトランジスタ４ａのゲー
ＩＪＪｆ域、２２はトランジスタ４ｂのゲート領域、２
３はトランジスタ４ａおよびトランジスタ４ｂ共通のソ
ース領域とトランジスタ２のドレイン領域を兼ねる領域
、２４は能動負荷５を構成するトランジスタ５ａおよび
トランジスタ５ｂ共通のドレイン領域、２５はトランジ
スタ５ａのゲート領域、２６はトランジスタ５ｂのゲー
ト領域、２７はトランジスタ５ａおよびトランジスタ５
ｂ共通のソース領域とトランジスタ３のドレイン領域と
を兼ねる領域、２８はトランジスタ２およびトランジス
タ３のソース領域と第２のトランジスタ１１を構成する
トランジスタｌｌａおよびトランジスタｌｌｂ共通のド
レイン領域とを兼ねる領域、２９はトランジスタｌｌａ
のゲート領域、３０はトランジスタｌｌｂのゲート右頁
域、３１はトランジスタｌｌａおよびトランジスタｌｌ
ｂ共通のソース領域である。
次に作用を説明する。
第１図の第１のトランジスタ１０は、第３図の能動負荷
４．５の何れか一方に相当するから、まず、第３図につ
いて説明する。
４．５の何れか一方に相当するから、まず、第３図につ
いて説明する。
第３図において、今、相補信号ＩＮ、ＩＮによって、ト
ランジスタ２が導通する一方、トランジスタ３が非導通
である場合、トランジスタ６に流れ込むドレイン電流１
ｄｓは、トランジスタ４ａのドレイン電流とトランジス
タ４ｂのドレイン電流との総和である。
ランジスタ２が導通する一方、トランジスタ３が非導通
である場合、トランジスタ６に流れ込むドレイン電流１
ｄｓは、トランジスタ４ａのドレイン電流とトランジス
タ４ｂのドレイン電流との総和である。
こごで、トランジスタ４ａのゲート幅をＷｇ、、、トラ
ンジスタ４ｂのゲート幅をＷ ｇ ４ ｂ、トランジス
タ６のゲート幅をＷ ｇ ｂと呼称し、Ｗｇ ４．十Ｗ
ｇ、ｂ＝Ｗｇ ６ ・・・・・−■の関係となるように
各ゲート幅の値を決定して、さらに、プロセスシフトを
無視すると、出力信号ＯＵＴの“Ｌ”レベルは■８とな
る。すなわち、トランジスタ４ｂのゲート、ソース間の
電位差がゼロとなって、このトランジスタ４ｂは等価的
にゲートルソース間を接続した電流源接続のトランジス
タとして動作する。
ンジスタ４ｂのゲート幅をＷ ｇ ４ ｂ、トランジス
タ６のゲート幅をＷ ｇ ｂと呼称し、Ｗｇ ４．十Ｗ
ｇ、ｂ＝Ｗｇ ６ ・・・・・−■の関係となるように
各ゲート幅の値を決定して、さらに、プロセスシフトを
無視すると、出力信号ＯＵＴの“Ｌ”レベルは■８とな
る。すなわち、トランジスタ４ｂのゲート、ソース間の
電位差がゼロとなって、このトランジスタ４ｂは等価的
にゲートルソース間を接続した電流源接続のトランジス
タとして動作する。
しかし、プロセスシフトが発生して上式■が満足されな
い場合、ＯＵＴのＩｔ Ｌ Ｉ＋レベルは■８に一致せ
ず、このため、トランジスタ４ｂはゲートルソース間電
位がゼロの電流源接続のトランジスタとして動作しない
。
い場合、ＯＵＴのＩｔ Ｌ Ｉ＋レベルは■８に一致せ
ず、このため、トランジスタ４ｂはゲートルソース間電
位がゼロの電流源接続のトランジスタとして動作しない
。
そこで、本実施例では、第３図におけるトランジスタ６
を、能動負荷４のトランジスタ４ａ、４ｂあるいは能動
負荷５のトランジスタ５ａ、５ｂと同一構造の複数のト
ランジスタで構成している。
を、能動負荷４のトランジスタ４ａ、４ｂあるいは能動
負荷５のトランジスタ５ａ、５ｂと同一構造の複数のト
ランジスタで構成している。
すなわち、第１図において、第２のトランジスタ１１は
、第１のトランジスタ１０（第３図の能動負荷４．５の
何れか一方に相当する）を構成するトランジスタ１０ａ
、１０ｂと同一構造のトランジスタ１１ａ、ｌｌｂから
構成されているもので、そのマスクパターンの寸法は等
しく、また、同一のウェハプロセスを経て製造されてい
る。例えば、ウェハプロセス時のプロセスシフトがΔα
だけ発生したと仮定すると、このΔαは、トランジスタ
１０ａ、１０ｂおよびトランジスタｌｌａ、ｌｌｂのそ
れぞれに共通に発生している。したがって、各トランジ
スタのゲート幅の設計寸法が、次式■の関係である場合
、 Ｗ ｇ ＋。、 ＋ｗ ｇ Ｉｏｂ ＝Ｗ ｇ ｌｌａ
＋ Ｗ ｇ ＋＋ｂ・・・・・・■実際の素子寸法は
、次式■の関係で表わされる。
、第１のトランジスタ１０（第３図の能動負荷４．５の
何れか一方に相当する）を構成するトランジスタ１０ａ
、１０ｂと同一構造のトランジスタ１１ａ、ｌｌｂから
構成されているもので、そのマスクパターンの寸法は等
しく、また、同一のウェハプロセスを経て製造されてい
る。例えば、ウェハプロセス時のプロセスシフトがΔα
だけ発生したと仮定すると、このΔαは、トランジスタ
１０ａ、１０ｂおよびトランジスタｌｌａ、ｌｌｂのそ
れぞれに共通に発生している。したがって、各トランジ
スタのゲート幅の設計寸法が、次式■の関係である場合
、 Ｗ ｇ ＋。、 ＋ｗ ｇ Ｉｏｂ ＝Ｗ ｇ ｌｌａ
＋ Ｗ ｇ ＋＋ｂ・・・・・・■実際の素子寸法は
、次式■の関係で表わされる。
（Ｗ ｇ ＋。１＋Δα）＋ （Ｗｇｚｂ＋Δα）−（
Ｗｇ＋＋−十Δα） ＋（Ｗｇｚｂ＋Δα）・・・・・
・■上式■は、 Ｗｇ Ｉｏａ ＋ Ｗ ｇ Ｉｏａ ＋ ２Δα＝Ｗ
ｇ ｚａ ＋ Ｗ ｇ ｘｂ ＋ ２Δα・・・・・・
■となり、両辺の２Δαが打ち消されて Ｗ ｇ ＋。、十ｗｇ、。ｂ ＝Ｗ ｇ ｌｌａ ＋ｗ
ｇ ＋＋ｂ・・・・・・■となり、上式■の設計寸法
の関係が保たれる。
Ｗｇ＋＋−十Δα） ＋（Ｗｇｚｂ＋Δα）・・・・・
・■上式■は、 Ｗｇ Ｉｏａ ＋ Ｗ ｇ Ｉｏａ ＋ ２Δα＝Ｗ
ｇ ｚａ ＋ Ｗ ｇ ｘｂ ＋ ２Δα・・・・・・
■となり、両辺の２Δαが打ち消されて Ｗ ｇ ＋。、十ｗｇ、。ｂ ＝Ｗ ｇ ｌｌａ ＋ｗ
ｇ ＋＋ｂ・・・・・・■となり、上式■の設計寸法
の関係が保たれる。
その結果、プロセスシフトが発生しているにも拘らず、
設計寸法の関係（上式■）と実際の素子寸法の関係（上
式〇）とが一致することとなる。
設計寸法の関係（上式■）と実際の素子寸法の関係（上
式〇）とが一致することとなる。
したがって、第１のトランジスタ１０のトランジスタ１
０ａ（第３図のトランジスタ４ｂあるいはトランジスタ
５ｂに相当）は、導通時、ゲート、ソース間の電位差が
ゼロとなり、第１図中点線Ｆでソース、ゲート間を接続
しているように、等価的に電流源接続トランジスタとし
て動作するので、トランジスタ１０ａのドレイン電流Ｉ
ｄ ｓ 、。、とトランジスタｌｌａのドレイン電流
１ｄＳｚａとを一致させることができ、さらに、トラン
ジスタ１０ｂのドレイン電流１ ｄ Ｓ Ｉｏａ とト
ランジスタｌｌｂのドレイン電流１ｄｓ＋＋ｂとを一致
させることができる。
０ａ（第３図のトランジスタ４ｂあるいはトランジスタ
５ｂに相当）は、導通時、ゲート、ソース間の電位差が
ゼロとなり、第１図中点線Ｆでソース、ゲート間を接続
しているように、等価的に電流源接続トランジスタとし
て動作するので、トランジスタ１０ａのドレイン電流Ｉ
ｄ ｓ 、。、とトランジスタｌｌａのドレイン電流
１ｄＳｚａとを一致させることができ、さらに、トラン
ジスタ１０ｂのドレイン電流１ ｄ Ｓ Ｉｏａ とト
ランジスタｌｌｂのドレイン電流１ｄｓ＋＋ｂとを一致
させることができる。
すなわち、プロセスシフトを考慮することなく、理論値
に従って第１のトランジスタ１０、第２のトランジスタ
１１の各トランジスタのゲート幅を設計することができ
、マスク設計の容易化および製造コストの削減を図るこ
とができる。
に従って第１のトランジスタ１０、第２のトランジスタ
１１の各トランジスタのゲート幅を設計することができ
、マスク設計の容易化および製造コストの削減を図るこ
とができる。
本発明によれば、第１のトランジスタのｎ倍の電流を流
すための第２のトランジスタの設計に際し、第１のトラ
ンジスタと同一構造のｎ個のトランジスタで第２のトラ
ンジスタを構成しているので、Ｗｇの補正を不要にする
ことができる。したがって、設計の容易化を図ることが
でき、製造コストを削減することができる。
すための第２のトランジスタの設計に際し、第１のトラ
ンジスタと同一構造のｎ個のトランジスタで第２のトラ
ンジスタを構成しているので、Ｗｇの補正を不要にする
ことができる。したがって、設計の容易化を図ることが
でき、製造コストを削減することができる。
第１．２図は本発明に係る半導体集積回路の一実施例を
示す図であり、 第１図はその要部構成図、 第２図はその回路パターンを示す図である。 第３〜５図は従来の半導体回路を示す図であり、第３図
はその構成図、 第４図はその問題点を説明するための特性図、第５図は
そのプロセスシフトを説明するための図である。 工０・・・・・・第１のトランジスタ、１１・・・・・
・第２のトランジスタ、１１ａ、ｌｌｂ・・・・・・ト
ランジスタ（ｎ個のトランジスタ）９ １０：大１のトラ〉ジス？ １１；第２のトラ〉ン２？ １１ａ、１１ｂ； トラ〉シ゛ス９（ｎ４式のト１〉’
ｉ’７？）−貫方姓イ列の学合β半篇戸〈図 第１図 １互１三 Ｗ８（μｍ） ｑ迫呆の閃独滑、Ｋ１蛤Ｂ月す５八めの特・Ｆ主２第４
図 、Ｗｊ、 Ｗ２ 一−−一− フ・口でスシフト名玄凭Ｂハすδ乙めの団第５図
示す図であり、 第１図はその要部構成図、 第２図はその回路パターンを示す図である。 第３〜５図は従来の半導体回路を示す図であり、第３図
はその構成図、 第４図はその問題点を説明するための特性図、第５図は
そのプロセスシフトを説明するための図である。 工０・・・・・・第１のトランジスタ、１１・・・・・
・第２のトランジスタ、１１ａ、ｌｌｂ・・・・・・ト
ランジスタ（ｎ個のトランジスタ）９ １０：大１のトラ〉ジス？ １１；第２のトラ〉ン２？ １１ａ、１１ｂ； トラ〉シ゛ス９（ｎ４式のト１〉’
ｉ’７？）−貫方姓イ列の学合β半篇戸〈図 第１図 １互１三 Ｗ８（μｍ） ｑ迫呆の閃独滑、Ｋ１蛤Ｂ月す５八めの特・Ｆ主２第４
図 、Ｗｊ、 Ｗ２ 一−−一− フ・口でスシフト名玄凭Ｂハすδ乙めの団第５図
Claims (2)
- （１）同一基板上に複数のトランジスタが作り込まれ、
該複数のトランジスタは所定の第１のトランジスタと、 該第１のトランジスタを流れる電流のｎ倍の電流を流す
ための第２のトランジスタと、を含む半導体集積回路に
おいて、 前記第２のトランジスタは、第１のトランジスタと同一
構造のｎ個のトランジスタで構成されたことを特徴とす
る半導体集積回路。 - （２）同一基板上に複数のトランジスタが作り込まれ、 該複数のトランジスタは、ｎ個のトランジスよりなる第
１のトランジスタ群と、 該第１のトランジスタ群を流れる電流の総和と等しい電
流を流すための第２のトランジスタと、 を含む半導体集積回路において、 前記第２のトランジスタは、第１のトランジスタ群と同
一構造のｎ個のトランジスタで構成されたことを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110894A JPH01280916A (ja) | 1988-05-07 | 1988-05-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110894A JPH01280916A (ja) | 1988-05-07 | 1988-05-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01280916A true JPH01280916A (ja) | 1989-11-13 |
Family
ID=14547382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63110894A Pending JPH01280916A (ja) | 1988-05-07 | 1988-05-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01280916A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5336655A (en) * | 1976-09-17 | 1978-04-05 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS6037159A (ja) * | 1983-08-08 | 1985-02-26 | Nec Ic Microcomput Syst Ltd | Ｍｏｓ型集積回路 |
-
1988
- 1988-05-07 JP JP63110894A patent/JPH01280916A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5336655A (en) * | 1976-09-17 | 1978-04-05 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS6037159A (ja) * | 1983-08-08 | 1985-02-26 | Nec Ic Microcomput Syst Ltd | Ｍｏｓ型集積回路 |
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