JPS63142667A - ＧａＡｓ半導体集積回路 - Google Patents
ＧａＡｓ半導体集積回路Info
- Publication number
- JPS63142667A JPS63142667A JP61290009A JP29000986A JPS63142667A JP S63142667 A JPS63142667 A JP S63142667A JP 61290009 A JP61290009 A JP 61290009A JP 29000986 A JP29000986 A JP 29000986A JP S63142667 A JPS63142667 A JP S63142667A
- Authority
- JP
- Japan
- Prior art keywords
- resistors
- pattern
- resistor
- load
- bent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＧａＡｓ半導体集積回路に関し、特に対をなす
抵抗体を有するＧａＡｓ半導体集積回路に関する。
抵抗体を有するＧａＡｓ半導体集積回路に関する。
従来ＧａＡｓ半導体集積回路に使用されている抵抗体は
、半絶縁性ＧａＡｓ基板にイオン注入技術により活性層
を形成し、その活性層のシート抵抗をもとに抵抗体のパ
ターン幅とパターン長を決定した後に、集積回路を構成
するその他の素子との関係や面積効率のみを考慮して抵
抗パターンが決められ、対をなす抵抗値が等しい抵抗体
に関して特に抵抗パターンに注意が払われることはなか
った。
、半絶縁性ＧａＡｓ基板にイオン注入技術により活性層
を形成し、その活性層のシート抵抗をもとに抵抗体のパ
ターン幅とパターン長を決定した後に、集積回路を構成
するその他の素子との関係や面積効率のみを考慮して抵
抗パターンが決められ、対をなす抵抗値が等しい抵抗体
に関して特に抵抗パターンに注意が払われることはなか
った。
上述した従来技術によれば、対をなす抵抗値の等しい抵
抗体で、その抵抗パターンの長さは互いに等しいが、折
れ曲がり数に関しては極端な場合、零（直線）と数個な
どがある。しかし、実験によれば、折れ曲がりが零の場
合、すなわち、パターンが直線のときを基準に比較して
みると折れ曲がり数が５個になると１０％程度の抵抗値
の減少がみられ、更に９個の場合１５％という結果が得
られている。このことを考慮して、いま、差動型増幅回
路の一対の負荷抵抗のパターンを考えた場合、面積効率
の観点から、抵抗パターンを折れ曲がり零と９個にした
場合、負荷抵抗値に１５％程度の相異が生じ、その結果
、差動増幅器の逆相利得にも１５％の差異が生じ、理想
特性からズレるという不具合が生じることになる。
抗体で、その抵抗パターンの長さは互いに等しいが、折
れ曲がり数に関しては極端な場合、零（直線）と数個な
どがある。しかし、実験によれば、折れ曲がりが零の場
合、すなわち、パターンが直線のときを基準に比較して
みると折れ曲がり数が５個になると１０％程度の抵抗値
の減少がみられ、更に９個の場合１５％という結果が得
られている。このことを考慮して、いま、差動型増幅回
路の一対の負荷抵抗のパターンを考えた場合、面積効率
の観点から、抵抗パターンを折れ曲がり零と９個にした
場合、負荷抵抗値に１５％程度の相異が生じ、その結果
、差動増幅器の逆相利得にも１５％の差異が生じ、理想
特性からズレるという不具合が生じることになる。
本発明は抵抗パターン作成の際、従来あまり注意の払わ
れなかった抵抗パターンの折れ曲がり回数に着目し、全
長が同じで折れ曲がり数の異なる抵抗パターンについて
実験、評価を行い、その結果、折れ曲がり回数が５回以
上になると抵抗製造プロセスに起因するバラツキ以上の
抵抗値の差が生じてくる、という結果をもとになされて
いる。
れなかった抵抗パターンの折れ曲がり回数に着目し、全
長が同じで折れ曲がり数の異なる抵抗パターンについて
実験、評価を行い、その結果、折れ曲がり回数が５回以
上になると抵抗製造プロセスに起因するバラツキ以上の
抵抗値の差が生じてくる、という結果をもとになされて
いる。
本発明によれば少なくとも対をなす抵抗体を有するＧ
ａ Ａ ｓ半導体集積回路において、前記対をなす抵抗
体のそれぞれの抵抗パターンの折れ曲がり数が４個以上
の場合、その折れ曲がり数が互いに等しいことを特徴と
するＧａＡｓ半導体集積回路が得られる。
ａ Ａ ｓ半導体集積回路において、前記対をなす抵抗
体のそれぞれの抵抗パターンの折れ曲がり数が４個以上
の場合、その折れ曲がり数が互いに等しいことを特徴と
するＧａＡｓ半導体集積回路が得られる。
１゛実施〕
次に本発明の実施例について図面を用いて説明する。第
１図は本発明の一実施例を説明するための差動型インバ
ータ回路図、第２図（Ａ）。
１図は本発明の一実施例を説明するための差動型インバ
ータ回路図、第２図（Ａ）。
（、Ｂ）は負荷抵抗のパターンの一例を示す図である。
スイッチングＦＥＴＩ、２のソースは共通に定電流源３
に接続され、該定電流源３の他端は接地されている。Ｆ
ＥＴＩ、２のドレイン端には負荷抵抗４．５が接続され
、該負荷抵抗の他端は電圧源ＶＤＤにつながっている。
に接続され、該定電流源３の他端は接地されている。Ｆ
ＥＴＩ、２のドレイン端には負荷抵抗４．５が接続され
、該負荷抵抗の他端は電圧源ＶＤＤにつながっている。
負荷抵抗４，５は、等しい抵抗値であることが望ましく
、該負荷抵抗のパターン作成の際、例えば面積効率の点
から、どちらか片方のパターンの折り曲げ回数が９回で
あった場合、この折り曲げ回数に着目し、他方も９回折
り曲げる様にする。この様子を第２図（Ａ）および（Ｂ
）に示す。前記負荷抵抗における電圧変化はソースフォ
ロアーＦＥＴ６．７のゲートに入力され、該ＦＥＴのソ
ース各々、レベルシフター８．９を介して定電流源１０
．１１に接続され、接地される。
、該負荷抵抗のパターン作成の際、例えば面積効率の点
から、どちらか片方のパターンの折り曲げ回数が９回で
あった場合、この折り曲げ回数に着目し、他方も９回折
り曲げる様にする。この様子を第２図（Ａ）および（Ｂ
）に示す。前記負荷抵抗における電圧変化はソースフォ
ロアーＦＥＴ６．７のゲートに入力され、該ＦＥＴのソ
ース各々、レベルシフター８．９を介して定電流源１０
．１１に接続され、接地される。
第３図は本発明の第２の実施例を説明するための差動型
インバータ回路図である。定電流源１０．１１とアース
の間に電流のバラツキ防止のためにバランス抵抗が対に
設置されている。第１の実施例の場合の負荷抵抗４．５
と同様、折り曲げ回数に注意してパターン作成を行う。
インバータ回路図である。定電流源１０．１１とアース
の間に電流のバラツキ防止のためにバランス抵抗が対に
設置されている。第１の実施例の場合の負荷抵抗４．５
と同様、折り曲げ回数に注意してパターン作成を行う。
なお、折れ曲げ回数は、対をなす抵抗の偏差値をどのよ
うに設定するかによって異なるが、４回以上の折れ曲げ
がある場合本発明を適用することが望ましい。
うに設定するかによって異なるが、４回以上の折れ曲げ
がある場合本発明を適用することが望ましい。
以上説明したように本発明によれば抵抗パターン作成の
とき、基本的に抵抗値を決定するパターンの長さだけで
なく、その折れ曲がり回数にも考慮を払い、対抵抗の場
合には、面積効率を犠牲にせず、抵抗パターンの折れ曲
がり回数を等しくすることにより、対抵抗の抵抗値を等
しく実現でき、設計通りの回路特性を実現できる。
とき、基本的に抵抗値を決定するパターンの長さだけで
なく、その折れ曲がり回数にも考慮を払い、対抵抗の場
合には、面積効率を犠牲にせず、抵抗パターンの折れ曲
がり回数を等しくすることにより、対抵抗の抵抗値を等
しく実現でき、設計通りの回路特性を実現できる。
第１図は本発明の第１の実施例を説明するための回路図
、第２図（Ａ）、（Ｂ）はパターンの例を示す図、第３
図は本発明の第２の実施例を説明する回路図である。 １．２はスイッチングＦＥＴ、３は定電流源、４．５は
負荷抵抗、６，７．はソースフォロアＦＥＴ、８，９は
レベルシフター、１０．１１は定電流源、ＩＮ、ＩＮは
入力、ＶＤＤはバイアス電圧、１２．１３はバラツキ吸
収用の抵抗である。 第２図 ｘ３図
、第２図（Ａ）、（Ｂ）はパターンの例を示す図、第３
図は本発明の第２の実施例を説明する回路図である。 １．２はスイッチングＦＥＴ、３は定電流源、４．５は
負荷抵抗、６，７．はソースフォロアＦＥＴ、８，９は
レベルシフター、１０．１１は定電流源、ＩＮ、ＩＮは
入力、ＶＤＤはバイアス電圧、１２．１３はバラツキ吸
収用の抵抗である。 第２図 ｘ３図
Claims (1)
- 少なくとも対をなす抵抗体を有するＧａＡｓ半導体集積
回路において、前記対をなす抵抗体のそれぞれの抵抗パ
ターンの折れ曲がり数が４以上の複数個であって、その
折れ曲がり数が互いに等しいことを特徴とするＧａＡｓ
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290009A JPS63142667A (ja) | 1986-12-04 | 1986-12-04 | ＧａＡｓ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290009A JPS63142667A (ja) | 1986-12-04 | 1986-12-04 | ＧａＡｓ半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142667A true JPS63142667A (ja) | 1988-06-15 |
Family
ID=17750597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290009A Pending JPS63142667A (ja) | 1986-12-04 | 1986-12-04 | ＧａＡｓ半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142667A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120363A (en) * | 1981-01-20 | 1982-07-27 | Toshiba Corp | Manufacture of gaas integrated circuit |
| JPS59155163A (ja) * | 1983-02-23 | 1984-09-04 | Nec Corp | 半導体装置 |
| JPS60250662A (ja) * | 1984-05-28 | 1985-12-11 | Hitachi Ltd | 抵抗回路 |
-
1986
- 1986-12-04 JP JP61290009A patent/JPS63142667A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120363A (en) * | 1981-01-20 | 1982-07-27 | Toshiba Corp | Manufacture of gaas integrated circuit |
| JPS59155163A (ja) * | 1983-02-23 | 1984-09-04 | Nec Corp | 半導体装置 |
| JPS60250662A (ja) * | 1984-05-28 | 1985-12-11 | Hitachi Ltd | 抵抗回路 |
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