JPH01282839A - 素子分離の製造方法 - Google Patents
素子分離の製造方法Info
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- JPH01282839A JPH01282839A JP11319088A JP11319088A JPH01282839A JP H01282839 A JPH01282839 A JP H01282839A JP 11319088 A JP11319088 A JP 11319088A JP 11319088 A JP11319088 A JP 11319088A JP H01282839 A JPH01282839 A JP H01282839A
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の素子分離製造方法に関し、特に１
μｍ以下の微細素子分離の形成方法に関する。
μｍ以下の微細素子分離の形成方法に関する。
従来、この種の素子分離ではＬＯＣＯ８法が用いられて
いる。すなわち、第４図（ａ）に示すように、酸化膜２
を回してシリコン基板ｌ上に窒ｆＦ３３を設け、次に第
４図（ｂ）に示すようにこの窒化膜３をマスクにしてシ
リコン基板１を酸化して素子分離領域を形成する。
いる。すなわち、第４図（ａ）に示すように、酸化膜２
を回してシリコン基板ｌ上に窒ｆＦ３３を設け、次に第
４図（ｂ）に示すようにこの窒化膜３をマスクにしてシ
リコン基板１を酸化して素子分離領域を形成する。
上述した従来のＬＯＣＯ３法は、バーズビークと呼ばれ
る酸化膜のくい込み１６が生ずるため、実効的な素子分
離領域が広がってしまい、微細な素子分離領域が形成で
きないという欠点がある。
る酸化膜のくい込み１６が生ずるため、実効的な素子分
離領域が広がってしまい、微細な素子分離領域が形成で
きないという欠点がある。
本発明によれば、窒化膜をマスクにして選択酸化をし素
子分離領域を形成する方法において、窒化膜の側面に多
結晶シリコン側壁を設けてからシリコン基板を選択的に
酸化する工程を含む素子分離の製造方法が得られる。
子分離領域を形成する方法において、窒化膜の側面に多
結晶シリコン側壁を設けてからシリコン基板を選択的に
酸化する工程を含む素子分離の製造方法が得られる。
本発明では窒化膜の側面に多結晶シリコンの側壁を設け
ておくから、この多結晶シリコンが酸化されることによ
り、バーズビークの発生が抑制される。
ておくから、この多結晶シリコンが酸化されることによ
り、バーズビークの発生が抑制される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｇ）は、本発明の第１の実施例の一製
造方法を示す断面図である。シリコン基板１上に２０〜
５０μｍ厚の酸化膜２を介して窒化膜３を成長する（第
１図（ａ））。窒化膜の厚さは０．１μｍ〜０．３μｍ
程度が望ましい。次に素子分離領域４の窒化膜をエツチ
ングした後（第１図（ｂ））、多結晶シリコン５を成長
しく第１図（Ｃ乃、異方性シリコンエツチングによって
多結晶シリコン側壁６を窒化膜の側面に形成する（第１
図（ｄ））。次にシリコン基板１を熱酸化する。熱酸化
は、多結晶シリコン側壁６が完全に酸化される程度に行
う。
造方法を示す断面図である。シリコン基板１上に２０〜
５０μｍ厚の酸化膜２を介して窒化膜３を成長する（第
１図（ａ））。窒化膜の厚さは０．１μｍ〜０．３μｍ
程度が望ましい。次に素子分離領域４の窒化膜をエツチ
ングした後（第１図（ｂ））、多結晶シリコン５を成長
しく第１図（Ｃ乃、異方性シリコンエツチングによって
多結晶シリコン側壁６を窒化膜の側面に形成する（第１
図（ｄ））。次にシリコン基板１を熱酸化する。熱酸化
は、多結晶シリコン側壁６が完全に酸化される程度に行
う。
バーズビークは多結晶シリコン側壁が酸化されることに
より、窒化膜３と基板１の間に発生しない。
より、窒化膜３と基板１の間に発生しない。
酸化膜７には、多結晶シリコン側壁６が酸化されること
によって生ずる突起９ができる。この突起は平坦化膜８
を形成（第１図（ｆ）） Ｌ、エツチングバックにより
除去できる。最後にマスク寸法通りの平坦化された酸化
膜１０が形成される（第１図（ｇ））。
によって生ずる突起９ができる。この突起は平坦化膜８
を形成（第１図（ｆ）） Ｌ、エツチングバックにより
除去できる。最後にマスク寸法通りの平坦化された酸化
膜１０が形成される（第１図（ｇ））。
第２図（ａ）〜（ｃ）は、本発明の第２の実施例の断面
図である。素子分離領域のシリコン基板１をわずか（例
えば０．１〜０．４μｍ）エツチングし、シリコン溝１
１を形成する。次に溝１１の側面に多結晶シリコン側壁
１３を形成した後、選択酸化を行い酸化膜１４を形成す
る。この実施例では、あらかじめ素子分離領域をエツチ
ングしておくため、シリコン基板１に深く入り込んだ素
子分離領域が形成できる利点がある。深い分離領域は、
素子間隔が狭くなったときの分離特性を著しく改善する
。酸化膜１２は多結晶シリコンエッチのストッパーとし
て設けであるが、無くても良い。酸化膜が無い方が、バ
ーズビークの発生はより抑制される。
図である。素子分離領域のシリコン基板１をわずか（例
えば０．１〜０．４μｍ）エツチングし、シリコン溝１
１を形成する。次に溝１１の側面に多結晶シリコン側壁
１３を形成した後、選択酸化を行い酸化膜１４を形成す
る。この実施例では、あらかじめ素子分離領域をエツチ
ングしておくため、シリコン基板１に深く入り込んだ素
子分離領域が形成できる利点がある。深い分離領域は、
素子間隔が狭くなったときの分離特性を著しく改善する
。酸化膜１２は多結晶シリコンエッチのストッパーとし
て設けであるが、無くても良い。酸化膜が無い方が、バ
ーズビークの発生はより抑制される。
第３図は、本発明の第３の実施例の断面図である。窒化
膜３が薄いと、多結晶シリコン側壁が形成しにくくなる
。そこで、ＣＶＤ酸化膜１５を窒化膜上に形成し、段差
をつけて多結晶側壁６が容易に形成できるようにする。
膜３が薄いと、多結晶シリコン側壁が形成しにくくなる
。そこで、ＣＶＤ酸化膜１５を窒化膜上に形成し、段差
をつけて多結晶側壁６が容易に形成できるようにする。
さらに、多結晶シリコン側壁６は、シリコン基板１に直
接接触させる。
接接触させる。
これにより、バーズビークの発生をほとんどなくすこと
ができる。
ができる。
以上説明したように本発明は、窒化膜の側面に多結晶シ
リコン側壁を設けることにより、バーズビークの発生を
抑えることができる効果がある。
リコン側壁を設けることにより、バーズビークの発生を
抑えることができる効果がある。
第１図（ａ）〜（ｇ）は本発明の第１の実施例を説明す
る素子断面図、第２図（ａ）〜（ｃ）は本発明の第２の
実施例を説明する素子断面図、第３図は本発明の第３の
実施例を説明する素子断面図、第４図（ａ） 、 （ｂ
）は従来の素子分離領域の形成方法を示す断面図である
。 １・・・・・・シリコン基板、２・・・・・・酸化膜、
３・・・・・・窒化膜、４・・・・・・素子分離領域、
５・・・・・・多結晶シリコン、６・・・・・・多結晶
シリコン側壁、７・・・・・・酸化膜、８・・・・・・
平坦化膜、９・・・・・・突起、１０・・・・・・平坦
化された酸化膜、１１・・・・・・シリコン溝、１２・
・・・・・酸化膜、１３・・・・・・多結晶シリコン側
壁、１４・・・・・・酸化膜、１５・・・・・・ＣＶＤ
酸化膜、１６・・・・・・バーズビーク。 代理人 弁理士 内 原 音 箔１国 号２図
る素子断面図、第２図（ａ）〜（ｃ）は本発明の第２の
実施例を説明する素子断面図、第３図は本発明の第３の
実施例を説明する素子断面図、第４図（ａ） 、 （ｂ
）は従来の素子分離領域の形成方法を示す断面図である
。 １・・・・・・シリコン基板、２・・・・・・酸化膜、
３・・・・・・窒化膜、４・・・・・・素子分離領域、
５・・・・・・多結晶シリコン、６・・・・・・多結晶
シリコン側壁、７・・・・・・酸化膜、８・・・・・・
平坦化膜、９・・・・・・突起、１０・・・・・・平坦
化された酸化膜、１１・・・・・・シリコン溝、１２・
・・・・・酸化膜、１３・・・・・・多結晶シリコン側
壁、１４・・・・・・酸化膜、１５・・・・・・ＣＶＤ
酸化膜、１６・・・・・・バーズビーク。 代理人 弁理士 内 原 音 箔１国 号２図
Claims (1)
- 窒化膜をマスクにして選択酸化をし、素子分離領域を
形成する方法において、前記窒化膜の側面に多結晶シリ
コン側壁を設けてからシリコン基板を選択的に酸化する
工程を含むことを特徴とする素子分離の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11319088A JPH01282839A (ja) | 1988-05-09 | 1988-05-09 | 素子分離の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11319088A JPH01282839A (ja) | 1988-05-09 | 1988-05-09 | 素子分離の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01282839A true JPH01282839A (ja) | 1989-11-14 |
Family
ID=14605838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11319088A Pending JPH01282839A (ja) | 1988-05-09 | 1988-05-09 | 素子分離の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01282839A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4109184A1 (de) * | 1990-11-17 | 1992-05-21 | Samsung Electronics Co Ltd | Verfahren zum bilden einer feldoxidschicht eines halbleiterbauteils |
| JPH08153777A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | 半導体装置の製造方法 |
| US5629230A (en) * | 1995-08-01 | 1997-05-13 | Micron Technology, Inc. | Semiconductor processing method of forming field oxide regions on a semiconductor substrate utilizing a laterally outward projecting foot portion |
| US5656537A (en) * | 1994-11-28 | 1997-08-12 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having SOI structure |
| US5753962A (en) * | 1996-09-16 | 1998-05-19 | Micron Technology, Inc. | Texturized polycrystalline silicon to aid field oxide formation |
| US6306726B1 (en) | 1999-08-30 | 2001-10-23 | Micron Technology, Inc. | Method of forming field oxide |
| US6417093B1 (en) | 2000-10-31 | 2002-07-09 | Lsi Logic Corporation | Process for planarization of metal-filled trenches of integrated circuit structures by forming a layer of planarizable material over the metal layer prior to planarizing |
| US6586814B1 (en) | 2000-12-11 | 2003-07-01 | Lsi Logic Corporation | Etch resistant shallow trench isolation in a semiconductor wafer |
| US6613651B1 (en) * | 2000-09-05 | 2003-09-02 | Lsi Logic Corporation | Integrated circuit isolation system |
| US6617251B1 (en) | 2001-06-19 | 2003-09-09 | Lsi Logic Corporation | Method of shallow trench isolation formation and planarization |
-
1988
- 1988-05-09 JP JP11319088A patent/JPH01282839A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH04234146A (ja) * | 1990-11-17 | 1992-08-21 | Samsung Electron Co Ltd | 半導体装置のフィールド酸化膜形成方法 |
| US5472905A (en) * | 1990-11-17 | 1995-12-05 | Samsung Electronics Co., Ltd. | Method for forming a field oxide layer of a semiconductor integrated circuit device |
| DE4109184C2 (de) * | 1990-11-17 | 1995-12-21 | Samsung Electronics Co Ltd | Verfahren zum Bilden einer Feldoxidschicht eines Halbleiterbauteils |
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| US6306726B1 (en) | 1999-08-30 | 2001-10-23 | Micron Technology, Inc. | Method of forming field oxide |
| US6326672B1 (en) | 1999-08-30 | 2001-12-04 | Micron Technology, Inc. | LOCOS fabrication processes and semiconductive material structures |
| US6613651B1 (en) * | 2000-09-05 | 2003-09-02 | Lsi Logic Corporation | Integrated circuit isolation system |
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| US6949446B1 (en) | 2001-06-19 | 2005-09-27 | Lsi Logic Corporation | Method of shallow trench isolation formation and planarization |
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