JPS6060736A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS6060736A JPS6060736A JP58168267A JP16826783A JPS6060736A JP S6060736 A JPS6060736 A JP S6060736A JP 58168267 A JP58168267 A JP 58168267A JP 16826783 A JP16826783 A JP 16826783A JP S6060736 A JPS6060736 A JP S6060736A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は半導体集積回路装置の製造方法に関し、特に
バイポーラ型半導体集積回路装置に好適な素子分離領域
の形成方法に関するものである。
バイポーラ型半導体集積回路装置に好適な素子分離領域
の形成方法に関するものである。
（従来技術）
バイポーラ型半導体集積回路装置の素子分離は。
古くはＰＮ接合分離法によっていたが、素子が微細化さ
れ集積度が増大するにつれ、分離領域の面積を削減する
必要が生じ、シリコン基板の選択酸化による厚いシリコ
ン酸化膜を利用した酸化膜分離法（いわゆるアイソプレ
ーナ）に移行してきた。
れ集積度が増大するにつれ、分離領域の面積を削減する
必要が生じ、シリコン基板の選択酸化による厚いシリコ
ン酸化膜を利用した酸化膜分離法（いわゆるアイソプレ
ーナ）に移行してきた。
酸化膜分離法は、ＰＮ分離法に比べて著しく分離領域を
減少させるのみならず、素子領域以外のすべての領域（
以下フィールド領域と呼ぶ）を厚い酸化膜に変換するた
め、配線−基板間の浮遊容量が減少し、高速化にも寄与
する効果的な方法である。
減少させるのみならず、素子領域以外のすべての領域（
以下フィールド領域と呼ぶ）を厚い酸化膜に変換するた
め、配線−基板間の浮遊容量が減少し、高速化にも寄与
する効果的な方法である。
酸化膜分離法は、電子形成領域を、薄いシリコン酸化膜
上にシリコン窒化膜を積層した２層膜よシなる耐酸化性
マスクで覆い、しかも厚い酸化膜を形成する領域に酸化
による体積の増大を防ぐためにエツチングにより溝を形
成したのち熱酸化し、素子領域と分離領域をほぼ平坦面
とする方法である。
上にシリコン窒化膜を積層した２層膜よシなる耐酸化性
マスクで覆い、しかも厚い酸化膜を形成する領域に酸化
による体積の増大を防ぐためにエツチングにより溝を形
成したのち熱酸化し、素子領域と分離領域をほぼ平坦面
とする方法である。
したがって、溝の側面方向にも酸化が進み、分離領域の
幅は写真食刻によって規定される幅よシも必ず太←■、
埋込拡散層とのマスク合わせ余裕なども考慮すると、約
１０μｍ程度が限界となる。
幅は写真食刻によって規定される幅よシも必ず太←■、
埋込拡散層とのマスク合わせ余裕なども考慮すると、約
１０μｍ程度が限界となる。
さらに、素子領域のシリコン基板と耐酸化性マスク層と
の間には、分離領域からくさび状に張シ出した酸化膜、
即ちパース・ピークが形成されること、および素子領域
の周囲での酸化膜の盛シ上り即ちバーズ・ヘッドが形成
されることにより、完全には平坦な表面が得られないと
いう欠点があった。
の間には、分離領域からくさび状に張シ出した酸化膜、
即ちパース・ピークが形成されること、および素子領域
の周囲での酸化膜の盛シ上り即ちバーズ・ヘッドが形成
されることにより、完全には平坦な表面が得られないと
いう欠点があった。
一方、素子の微細化は更に進み、高集積化のためには更
に分離領域の面積を縮小する必要が生じた。
に分離領域の面積を縮小する必要が生じた。
最ｈｖｃなって、基板面に対して垂直に膜をエツチング
する異方性エツチング技術である反応性イオンエッチ（
以下ＲＩ Ｅと呼ぶ）が実用化され、酸化膜分離法に代
わる新たな素子分離法が開発さノ］、つつある。
する異方性エツチング技術である反応性イオンエッチ（
以下ＲＩ Ｅと呼ぶ）が実用化され、酸化膜分離法に代
わる新たな素子分離法が開発さノ］、つつある。
これ捷でに提案された種々の新分離技術を大別すると以
下の２つに分類される。
下の２つに分類される。
一つは、ＲＩＥによって深い溝を掘り、二酸化シリコン
や多結晶シリコンなどによって埋め戻して平坦化する方
法（以下、溝掘り法と呼ぶ）であり、他の一つは、素子
領域の表面のみならず、溝の側壁も耐酸化性マスク層で
被覆して、横方向酸化による分離領域幅の増大とパーク
・ピーク、バーズ・ヘッドの形成を防止する方法（以下
、改良型選択酸化法と呼ぶ）である。
や多結晶シリコンなどによって埋め戻して平坦化する方
法（以下、溝掘り法と呼ぶ）であり、他の一つは、素子
領域の表面のみならず、溝の側壁も耐酸化性マスク層で
被覆して、横方向酸化による分離領域幅の増大とパーク
・ピーク、バーズ・ヘッドの形成を防止する方法（以下
、改良型選択酸化法と呼ぶ）である。
溝堀り法は、溝を形成した後、二酸化シリコンなどの絶
縁物あるいは、溝内壁に絶縁膜を形成後したのち多結晶
シリコンなどを厚く堆積させ、エッチパックして平坦化
するものであり、バイポーラ型半導体集積回路装置に適
用する場合ｒ（は、基板全面に形成した埋込拡散層を貫
く深い溝を形成して埋゛込拡散用のマスクを省略できる
利点があるが、素子分離用の幅の狭い溝部と、幅の広い
フィールド領域の溝部とを同時に平坦化することが困難
であり、そのため、平坦化用のマスクが必要となり、厳
しい合わせ精度が要求され、さらに工程も複雑化すると
いう欠点がある。
縁物あるいは、溝内壁に絶縁膜を形成後したのち多結晶
シリコンなどを厚く堆積させ、エッチパックして平坦化
するものであり、バイポーラ型半導体集積回路装置に適
用する場合ｒ（は、基板全面に形成した埋込拡散層を貫
く深い溝を形成して埋゛込拡散用のマスクを省略できる
利点があるが、素子分離用の幅の狭い溝部と、幅の広い
フィールド領域の溝部とを同時に平坦化することが困難
であり、そのため、平坦化用のマスクが必要となり、厳
しい合わせ精度が要求され、さらに工程も複雑化すると
いう欠点がある。
一方、改良型選択鹸化法は分離幅によらず平坦化が可能
であり、工程も比較的簡単であるが、埋込拡散層を貫く
分離は実用的には不可能であるため埋込拡散用マスクを
必要とし、分離領域が狭くなるほど埋込拡散と分離のマ
スク合わせ精度が厳しくなるので、溝掘り法はど分離領
域幅を狭められない。また、選択酸化膜直下に設けるチ
ャンネルストップ用のＰ層がＮ埋込層と接触するため。
であり、工程も比較的簡単であるが、埋込拡散層を貫く
分離は実用的には不可能であるため埋込拡散用マスクを
必要とし、分離領域が狭くなるほど埋込拡散と分離のマ
スク合わせ精度が厳しくなるので、溝掘り法はど分離領
域幅を狭められない。また、選択酸化膜直下に設けるチ
ャンネルストップ用のＰ層がＮ埋込層と接触するため。
寄生容址が溝堀シ法に比べて大きいという欠点がある。
さらに、横方向酸化が少ないため、チャンネルストップ
用２層が拡散にょ力分離酸化膜の外側に広がり、リーク
や耐圧低下の原因と々る恐れがある、。
用２層が拡散にょ力分離酸化膜の外側に広がり、リーク
や耐圧低下の原因と々る恐れがある、。
（発明の目的）
この発明はとわらの欠点に鑑みなされたもので、ただ一
度の写真蝕刻法のみによって分離領域幅によらず平坦化
された表面を形成することができるとともに、素子間分
離領域幅を狭くでき、さらには寄生容蓋を低減できると
ともに、バイポーラ型に適用］−た場合は埋込拡散用マ
スクを省略できる半導体集積回路装置の製造方法を提供
することを目的とする。
度の写真蝕刻法のみによって分離領域幅によらず平坦化
された表面を形成することができるとともに、素子間分
離領域幅を狭くでき、さらには寄生容蓋を低減できると
ともに、バイポーラ型に適用］−た場合は埋込拡散用マ
スクを省略できる半導体集積回路装置の製造方法を提供
することを目的とする。
（発明のイず４成）
この発明の半導体集積回路装置の製造方法は、半導体基
体主表面に耐酸化性の第１の膜を選択的に形成すると共
に前記第１の膜の周辺一定幅の領域１を除＜該第１の膜
上に、この膜のエツチングマスクと々る第２の膜を形成
する工程、前記第１の膜で被覆され々い前記主表面を酸
化膜に変換する工程、前記第２の膜で被覆されない前記
第１の膜を除去して前記基体主表面を露出する工程、こ
の露出した前記基体にこの基体主表面とほぼ垂直な側壁
を持つ溝を形成する工程、前記溝の内壁を含む主表面全
面に耐酸化性の第３の膜を形成する工程、該第３の膜上
に第４の膜を堆積し前記溝を前記第４の膜で埋める工程
、前記酸化膜及び前記第２の膜上の前記第３の膜が露出
する迄前記第４の膜を除去する工程、この露出した前記
第３の膜を除去し更に前記酸化膜を除去し、この酸化膜
直下の前記基体主表面を露出する工程、この篠山した前
記基体主表面若しくは該露出した前記基体主表面及び前
記溝内の第４の膜表面を所定の厚さ蝕刻する工程、該蝕
刻によシくほんだ表面が前記第１の膜直下の前記基体表
面とほぼ同じ高さになる迄酸化する工程とを有する事を
特徴とする。
体主表面に耐酸化性の第１の膜を選択的に形成すると共
に前記第１の膜の周辺一定幅の領域１を除＜該第１の膜
上に、この膜のエツチングマスクと々る第２の膜を形成
する工程、前記第１の膜で被覆され々い前記主表面を酸
化膜に変換する工程、前記第２の膜で被覆されない前記
第１の膜を除去して前記基体主表面を露出する工程、こ
の露出した前記基体にこの基体主表面とほぼ垂直な側壁
を持つ溝を形成する工程、前記溝の内壁を含む主表面全
面に耐酸化性の第３の膜を形成する工程、該第３の膜上
に第４の膜を堆積し前記溝を前記第４の膜で埋める工程
、前記酸化膜及び前記第２の膜上の前記第３の膜が露出
する迄前記第４の膜を除去する工程、この露出した前記
第３の膜を除去し更に前記酸化膜を除去し、この酸化膜
直下の前記基体主表面を露出する工程、この篠山した前
記基体主表面若しくは該露出した前記基体主表面及び前
記溝内の第４の膜表面を所定の厚さ蝕刻する工程、該蝕
刻によシくほんだ表面が前記第１の膜直下の前記基体表
面とほぼ同じ高さになる迄酸化する工程とを有する事を
特徴とする。
また、この発明の半導体集積回路装置の製造方法は、半
導体基体主表面に耐酸化性の第１の膜を選択的に形成す
ると共に前記第１の膜の周辺一定＋１Ｖｉｆの領域上を
除く該第１の膜上に、この膜のエツチングマスクとなる
第２の膜を形成する工程、前記第１の膜で被覆されない
前記主表面を酸化膜に変換する工程、前記第２の膜で被
覆され々い前記第１の膜を除去して前記基体主表面を露
出する工程、この露出した前記基体にこの基体主表面と
ほぼ垂直々側壁を持つ溝を形成する工程、前記溝の内壁
を含む主表面全面に耐酸化性の第３の膜を形成する工程
、前記溝の側壁の前記第３の膜及び前記第１の膜を残す
様に残余の部分の前記膜を除去し前記半導体基体を部分
的に露出する工程、この露出した前記基体を含む表面全
面に第４の膜を堆積し、前記構をこの第４の膜で埋める
工程、前記溝内の前記第４の膜がこの溝の深さの半分以
上残存する様に該第４の膜及びこの第４の膜直下の前記
基体主表面を蝕刻する工程、この蝕刻によシくほんだ表
面が前記第１の膜直下の前記基体表面と１８１、 ？！
同じ高さになる迄酸化する工程とを有する事を特徴とす
る。
導体基体主表面に耐酸化性の第１の膜を選択的に形成す
ると共に前記第１の膜の周辺一定＋１Ｖｉｆの領域上を
除く該第１の膜上に、この膜のエツチングマスクとなる
第２の膜を形成する工程、前記第１の膜で被覆されない
前記主表面を酸化膜に変換する工程、前記第２の膜で被
覆され々い前記第１の膜を除去して前記基体主表面を露
出する工程、この露出した前記基体にこの基体主表面と
ほぼ垂直々側壁を持つ溝を形成する工程、前記溝の内壁
を含む主表面全面に耐酸化性の第３の膜を形成する工程
、前記溝の側壁の前記第３の膜及び前記第１の膜を残す
様に残余の部分の前記膜を除去し前記半導体基体を部分
的に露出する工程、この露出した前記基体を含む表面全
面に第４の膜を堆積し、前記構をこの第４の膜で埋める
工程、前記溝内の前記第４の膜がこの溝の深さの半分以
上残存する様に該第４の膜及びこの第４の膜直下の前記
基体主表面を蝕刻する工程、この蝕刻によシくほんだ表
面が前記第１の膜直下の前記基体表面と１８１、 ？！
同じ高さになる迄酸化する工程とを有する事を特徴とす
る。
（実施例）
以下この発明の実施例を図面な蕗照して８５１明する。
実施例は、この発明をバイポーラ型半緩１体ｍ積回路装
置に適用したものであるが、この発明の適用範囲はこれ
に限るものではなく、ＭＯＳ型その他の半導体集積回路
装置に適用することも可能である。
置に適用したものであるが、この発明の適用範囲はこれ
に限るものではなく、ＭＯＳ型その他の半導体集積回路
装置に適用することも可能である。
第１図（Ａ）ないしくＩ）はこの発明の第１の実施例を
示す工程断面図である。
示す工程断面図である。
第１図（Ａ）において、１はＰ−型シリコン基板、２は
その基板１に形成されたＮ″−型埋込拡散層、３はその
拡散層２上に形成されたＮ−型エピタキシャル層である
。以下、これら基板１および層２，３を総称してシリコ
ン基体（半導体基体）と記す。
その基板１に形成されたＮ″−型埋込拡散層、３はその
拡散層２上に形成されたＮ−型エピタキシャル層である
。以下、これら基板１および層２，３を総称してシリコ
ン基体（半導体基体）と記す。
このシリコン基体の主表面に、同第１図（Ａ）に示すよ
うに第１の耐酸化性膜（第１の膜）４とＣＶＤ酸化膜（
第２の膜）５を順次堆積させる。ここで、第１の耐酸化
性膜４は、たとえば３００〜１０００人の薄い熱酸化膜
に１０００〜３０００Ｘ厚のシリコン窒化膜を積層した
２層膜とすることが望ましい。
うに第１の耐酸化性膜（第１の膜）４とＣＶＤ酸化膜（
第２の膜）５を順次堆積させる。ここで、第１の耐酸化
性膜４は、たとえば３００〜１０００人の薄い熱酸化膜
に１０００〜３０００Ｘ厚のシリコン窒化膜を積層した
２層膜とすることが望ましい。
次に、第１図ωンのように１通常の写真蝕刻法によりレ
ジスト層６をマスクとしてＣＶＤ酸化膜５を蝕刻する。
ジスト層６をマスクとしてＣＶＤ酸化膜５を蝕刻する。
この時、たとえば０．５〜２μｍ程度のサイドエッチを
行う。このサイドエッチは、たとえば弗化水素酸−弗化
アンモニウム系水溶液などににって精度よく行うことが
できる。
行う。このサイドエッチは、たとえば弗化水素酸−弗化
アンモニウム系水溶液などににって精度よく行うことが
できる。
続いて、第１図（Ｃ）に示すように、レジスト層６をマ
スクとしてＲＩＥによって第１の耐酸化性膜４を垂直に
エツチングする。これにより、第１の耐酸化性［４はシ
リコン基体の選択された主表面に形成されるようになり
、さらにｃ Ｖ Ｄ 酸化膜５は、その第１０ｉｔ酸化
性膜４の周辺の一定幅の領域上を除く該第１の銅酸化性
膜４上に形成される。
スクとしてＲＩＥによって第１の耐酸化性膜４を垂直に
エツチングする。これにより、第１の耐酸化性［４はシ
リコン基体の選択された主表面に形成されるようになり
、さらにｃ Ｖ Ｄ 酸化膜５は、その第１０ｉｔ酸化
性膜４の周辺の一定幅の領域上を除く該第１の銅酸化性
膜４上に形成される。
なお、第１図（ｑの形状を得るには、レジスト層６と同
寸法にＣＶＤ酸化膜５と第１の耐酸化性膜４を連続的に
形成した後、ＣＶ Ｄ Ｆ＆化膜５のサイトエッチを行
うようにしてもよい。
寸法にＣＶＤ酸化膜５と第１の耐酸化性膜４を連続的に
形成した後、ＣＶ Ｄ Ｆ＆化膜５のサイトエッチを行
うようにしてもよい。
次に、レソスト層６を除去した後、シリコン基体の露出
面（第１の耐酸化性膜４で被覆されていない部分）を熱
酸化することによシ、この部分に第１図（Ｄ）Ｋ示すよ
うＶＣ１０００〜５０００人程度０ｔＷ−さの熱酸化膜
７を形成する。
面（第１の耐酸化性膜４で被覆されていない部分）を熱
酸化することによシ、この部分に第１図（Ｄ）Ｋ示すよ
うＶＣ１０００〜５０００人程度０ｔＷ−さの熱酸化膜
７を形成する。
その後、熱酸化膜７とＣＶＤ酸化膜５をマスクとして、
ＣＶＤ酸化膜５で被覆されていない部分の第１の耐酸化
性膜４を除去し、その部分のシリコン基体を露出させる
。
ＣＶＤ酸化膜５で被覆されていない部分の第１の耐酸化
性膜４を除去し、その部分のシリコン基体を露出させる
。
しかる後、露出部のシリコン基体に第１図（６）に示す
ように溝８を形成する。ここで、溝８は、エピタキシャ
ル層３および埋込拡散層２を貫いてシリコン基板１に達
するように、しかもシリコン基体主表面とほぼ垂直な側
壁を持つようにＲＩＥによって形成される。なお、この
溝８を形成した状態を示す前記第１図（ト）において、
ＣＶ Ｄ Ａｊ？化膜５と第１の耐酸化性膜４で被覆さ
れたシリコン基体の部分を素子形成領域９． 、９２と
する。また、この素子形成領域９Ｉと９２の間を素子間
分離領域１ｏとする。また、周辺の部分を、幅の広いフ
ィールド領域１１とする。
ように溝８を形成する。ここで、溝８は、エピタキシャ
ル層３および埋込拡散層２を貫いてシリコン基板１に達
するように、しかもシリコン基体主表面とほぼ垂直な側
壁を持つようにＲＩＥによって形成される。なお、この
溝８を形成した状態を示す前記第１図（ト）において、
ＣＶ Ｄ Ａｊ？化膜５と第１の耐酸化性膜４で被覆さ
れたシリコン基体の部分を素子形成領域９． 、９２と
する。また、この素子形成領域９Ｉと９２の間を素子間
分離領域１ｏとする。また、周辺の部分を、幅の広いフ
ィールド領域１１とする。
続いて、熱酸化により、溝８の内壁に２００〜１０００
Ａ程度の薄い酸化膜を形成する。次に、ｐ−型シリコン
基板】の不純物濃度により必要に応じてｆＩＩ８の底部
にＰ型不純物をイオン注入することにより、第１図（ト
）に示すようにチャンネルストップ用（Ｎ型反転層の発
生防止用）のＰ型層１２を形成する。その後、前記薄い
酸化膜で＆われた溝８の内壁を含む全表面に、第３の膜
として５００〜２０００に厚程度のシリコン窒化膜（以
下、第２の耐酸化性膜という）１３を同第１図的に示す
ように形成する。なお、第１図（ト）において、溝８の
内面においては、前記薄い酸化膜を含めて第２の而を酸
化性Ｈｇ１３として示す。しかる後、第２の耐酸化性膜
１３上の全面にＣＶＤ酸化膜（第４の膜）１４を厚く堆
積して、前記第１図面に示すように溝８をＣＶＤ酸化膜
１４で埋める。
Ａ程度の薄い酸化膜を形成する。次に、ｐ−型シリコン
基板】の不純物濃度により必要に応じてｆＩＩ８の底部
にＰ型不純物をイオン注入することにより、第１図（ト
）に示すようにチャンネルストップ用（Ｎ型反転層の発
生防止用）のＰ型層１２を形成する。その後、前記薄い
酸化膜で＆われた溝８の内壁を含む全表面に、第３の膜
として５００〜２０００に厚程度のシリコン窒化膜（以
下、第２の耐酸化性膜という）１３を同第１図的に示す
ように形成する。なお、第１図（ト）において、溝８の
内面においては、前記薄い酸化膜を含めて第２の而を酸
化性Ｈｇ１３として示す。しかる後、第２の耐酸化性膜
１３上の全面にＣＶＤ酸化膜（第４の膜）１４を厚く堆
積して、前記第１図面に示すように溝８をＣＶＤ酸化膜
１４で埋める。
続いて、熱酸化膜７およびＣＶＤ９化膜５上の第２の耐
酸化性膜１３が露出するまでＣＶＤ酸化膜１４をエッチ
パックして、第１図１に示すようにＣＶＤ酸化膜１４を
溝８内にのみ残す。
酸化性膜１３が露出するまでＣＶＤ酸化膜１４をエッチ
パックして、第１図１に示すようにＣＶＤ酸化膜１４を
溝８内にのみ残す。
その後、平坦面上に露出した第２の耐酸化性膜１３およ
びその下のＣＶＤ酸化膜５ならびに熱酸化膜７を自己整
合的に除去する。そして、第１図Ｉに示すように、熱酸
化膜７の除去によって紐出したシリコン基体を素子領域
９Ｉのシリコン基体表面より０．５〜２μｍ程度低い面
までエツチングする。
びその下のＣＶＤ酸化膜５ならびに熱酸化膜７を自己整
合的に除去する。そして、第１図Ｉに示すように、熱酸
化膜７の除去によって紐出したシリコン基体を素子領域
９Ｉのシリコン基体表面より０．５〜２μｍ程度低い面
までエツチングする。
続いて熱酸化を行う。この熱酸化により、第１図（Ｉ）
に示すように、素子間分離領域１０およびフィールド領
域１１のシリコン基体露出部に１〜４μｍ程度の厚い熱
酸化膜１５が形成されその際の体積の増大によシ、くほ
んだ表面が第１の耐酸化性膜４直下の基体主表面と平坦
になる。この時の熱処理により、溝８内に埋設されたＣ
ＶＤ酸化膜１４は緻密化し、熱酸化膜とほぼ同質の膜に
なる。
に示すように、素子間分離領域１０およびフィールド領
域１１のシリコン基体露出部に１〜４μｍ程度の厚い熱
酸化膜１５が形成されその際の体積の増大によシ、くほ
んだ表面が第１の耐酸化性膜４直下の基体主表面と平坦
になる。この時の熱処理により、溝８内に埋設されたＣ
ＶＤ酸化膜１４は緻密化し、熱酸化膜とほぼ同質の膜に
なる。
その後、素子領域９． 、９２の第１のＦＭ酸化性膜４
を除去して、素子領域９． 、９２のエピタキシャル層
３に素子を形成し、半導体集積回路装置とするなお、第
１図（ト）において膜１４を多結晶シリコンとし、第１
図０においてシリコン基体のエツチングと同時に溝８内
の多結晶シリコンをエツチングし、第１図（Ｉ）におい
てシリコン基体の酸化と同時に多結晶シリコンの表面を
酸化する方法を採つてもよい。この場合には、シリコン
基体上の厚い熱酸化膜１５と同時に同質の厚い酸化膜が
溝８内の多結晶シリコン上に形成される。
を除去して、素子領域９． 、９２のエピタキシャル層
３に素子を形成し、半導体集積回路装置とするなお、第
１図（ト）において膜１４を多結晶シリコンとし、第１
図０においてシリコン基体のエツチングと同時に溝８内
の多結晶シリコンをエツチングし、第１図（Ｉ）におい
てシリコン基体の酸化と同時に多結晶シリコンの表面を
酸化する方法を採つてもよい。この場合には、シリコン
基体上の厚い熱酸化膜１５と同時に同質の厚い酸化膜が
溝８内の多結晶シリコン上に形成される。
以上説明したように、この発明の第１の実施例によれば
、１回の写真蝕刻法のみにより、分離領域幅依存性がな
く表面が平坦化された素子分離が可能と々す、平坦化用
のマスクが不要なので、マスク合わせ精度の問題は解消
される。また、素子形成領域９． 、９２の周囲に極め
て幅が狭くかつ深い分離用の溝８を形成することが可能
であるから、埋込拡散用のマスクも省略できる。
、１回の写真蝕刻法のみにより、分離領域幅依存性がな
く表面が平坦化された素子分離が可能と々す、平坦化用
のマスクが不要なので、マスク合わせ精度の問題は解消
される。また、素子形成領域９． 、９２の周囲に極め
て幅が狭くかつ深い分離用の溝８を形成することが可能
であるから、埋込拡散用のマスクも省略できる。
さらに、素子間分離領域１０の幅は、紫外光による通常
の写真蝕刻技術によっても３〜５μｍ程度とすることが
可能であシ、従来のアイソプレーナ法に比較して１／２
〜１／３に縮小することができ、熱論バーズビーク・バ
ーズヘッドの発生はない。
の写真蝕刻技術によっても３〜５μｍ程度とすることが
可能であシ、従来のアイソプレーナ法に比較して１／２
〜１／３に縮小することができ、熱論バーズビーク・バ
ーズヘッドの発生はない。
また、素子形成領域９０，９□に対して埋込拡散層２の
横方内拡がりがなく、さらに、チャンネルストップ用Ｐ
型層１２と、埋込拡散層２は完全に離間しているので、
素子領域一基板間の寄生容量は極めて小さく、また、フ
ィールド領域１１は極めて厚い熱酸化膜１５に覆われて
いるので、この上に形成される配線−基板間容量も小さ
く、低消費電力化・高速化に適した構造となる。
横方内拡がりがなく、さらに、チャンネルストップ用Ｐ
型層１２と、埋込拡散層２は完全に離間しているので、
素子領域一基板間の寄生容量は極めて小さく、また、フ
ィールド領域１１は極めて厚い熱酸化膜１５に覆われて
いるので、この上に形成される配線−基板間容量も小さ
く、低消費電力化・高速化に適した構造となる。
さらに、溝８内に埋設されたＣＶＤ酸化膜１４は、フィ
ールド領域１１に厚い熱酸化膜１５を形成する際の熱処
理によって緻密化し、熱酸化膜とほぼ同等の膜質となシ
、あるいは膜１４を多結晶シリコンとした場合には、多
結晶シリコン上にフィールド領域のシリコン基体上と全
く同質の犀い熱酸化膜が形成されるので、後の素子形成
工程において自己整合技術を積極的に使用することがで
きる。
ールド領域１１に厚い熱酸化膜１５を形成する際の熱処
理によって緻密化し、熱酸化膜とほぼ同等の膜質となシ
、あるいは膜１４を多結晶シリコンとした場合には、多
結晶シリコン上にフィールド領域のシリコン基体上と全
く同質の犀い熱酸化膜が形成されるので、後の素子形成
工程において自己整合技術を積極的に使用することがで
きる。
第２図はこの発明の第２の実施例を示す工程断面図であ
る。この第２の実施例では、第１図（ト）の工８までは
第１の実施例と同一工程である。
る。この第２の実施例では、第１図（ト）の工８までは
第１の実施例と同一工程である。
第２の実施例では、第１図（ト）の工程に引続きＣＶＤ
酸化膜５と熱酸化膜７を除去しく残存させてもよい）、
溝８の内壁を含むシリコン基体露出面に薄い熱酸化膜を
形成し、次いで溝８の内壁を含む全面にシリコン窒化膜
を被着する。この熱酸化膜と窒化膜を合わせて第２の耐
酸化性膜１３とする。
酸化膜５と熱酸化膜７を除去しく残存させてもよい）、
溝８の内壁を含むシリコン基体露出面に薄い熱酸化膜を
形成し、次いで溝８の内壁を含む全面にシリコン窒化膜
を被着する。この熱酸化膜と窒化膜を合わせて第２の耐
酸化性膜１３とする。
その後、ＲＩＥを用いたエツチングを行う。すると、第
２図（５）のように、素子形成領域上の第１の耐酸化性
膜４と、＠Ｓの内壁の第２の耐酸化性膜１３が残存し、
その他の酸化膜および窒化膜は除去”されシリコン基体
が露出する。次いで、その露出した基体を含む表面全面
に同第２図（至）に示すように多結晶シリコン（第４の
膜）１６を堆積させ、１８を多結晶シリコン１６で埋め
る。
２図（５）のように、素子形成領域上の第１の耐酸化性
膜４と、＠Ｓの内壁の第２の耐酸化性膜１３が残存し、
その他の酸化膜および窒化膜は除去”されシリコン基体
が露出する。次いで、その露出した基体を含む表面全面
に同第２図（至）に示すように多結晶シリコン（第４の
膜）１６を堆積させ、１８を多結晶シリコン１６で埋め
る。
次に、多結晶シリコン１６をエッチバックし、第２図０
３）のように多結晶シリコン１６表面が溝８の深さの１
／２を越えない適当な深さとなるようにする。この時、
素子形成領域９１ ｐ ９２では、第１の耐酸化性膜４
が館山したところでエツチングが停止するが、素子間分
離領域１ｏおよびフィールド領域１１の溝部を除く領域
では、多結晶シリコン１６に引続きシリコン基体がエツ
チングされ、表面が、溝８内の多結晶シリコン１６表面
と＃丘ホ同−探さとなる。
３）のように多結晶シリコン１６表面が溝８の深さの１
／２を越えない適当な深さとなるようにする。この時、
素子形成領域９１ ｐ ９２では、第１の耐酸化性膜４
が館山したところでエツチングが停止するが、素子間分
離領域１ｏおよびフィールド領域１１の溝部を除く領域
では、多結晶シリコン１６に引続きシリコン基体がエツ
チングされ、表面が、溝８内の多結晶シリコン１６表面
と＃丘ホ同−探さとなる。
続いて、第２図（Ｃ）のようにシリコン基体と多結晶シ
リコン１６を熱酸化し、表面に厚い熱酸化膜１５を形成
して、くほんだ表面が第１の耐酸化性膜４直下の基体表
面と平坦化されるようにする。
リコン１６を熱酸化し、表面に厚い熱酸化膜１５を形成
して、くほんだ表面が第１の耐酸化性膜４直下の基体表
面と平坦化されるようにする。
以上の第２の実施例においても第１の実施例と全く同様
の効果が得られ、さらに、この例では溝底部と基体とが
Ｓｔ −Ｓｔとなるため、Ｎ型に反転が起らないから、
チャンネルストップ用のＰ＋層が不要とナシ、また多結
晶シリコン１６のエッチパックと、シリコン基体のエツ
チングを連続的ｒ（行うことが可能となるので、第１の
実施例に比べて工程が短縮できる利点がある。
の効果が得られ、さらに、この例では溝底部と基体とが
Ｓｔ −Ｓｔとなるため、Ｎ型に反転が起らないから、
チャンネルストップ用のＰ＋層が不要とナシ、また多結
晶シリコン１６のエッチパックと、シリコン基体のエツ
チングを連続的ｒ（行うことが可能となるので、第１の
実施例に比べて工程が短縮できる利点がある。
（発明の効果）
以上の実施例から明らかなように、この発明の半導体集
積回路装置の製造方法によれば、先に述べたような構成
とすることにより、平坦な表面を有し分離領域幅依存性
のない素子分離が１回の写真蝕刻法によって可能となる
とともに、分離領域面積を著しく縮小することができ、
さらに寄生容菫が／Ｊ％さい上に、バイポーラ型に適用
した場合は埋込拡散用マスクを省略できる。この発明の
方法は、バイポーラ型を始めとする各種の高集積・高性
能の半導体集積回路装置の製造方法に広く供することが
できる。
積回路装置の製造方法によれば、先に述べたような構成
とすることにより、平坦な表面を有し分離領域幅依存性
のない素子分離が１回の写真蝕刻法によって可能となる
とともに、分離領域面積を著しく縮小することができ、
さらに寄生容菫が／Ｊ％さい上に、バイポーラ型に適用
した場合は埋込拡散用マスクを省略できる。この発明の
方法は、バイポーラ型を始めとする各種の高集積・高性
能の半導体集積回路装置の製造方法に広く供することが
できる。
第１図はこの発明の半導体集積回路装置の製造方法の第
１の実施例を説明するための工程断面図、第２図はこの
発明の第２の実施例を説明するための工程断面図である
。 １・・・Ｐ１シリコン基板、２・・・を型埋込拡散層、
３・・・Ｎ−型エピタキシャル層、４・・・第１の酎＾
し化性膜、５・・・ＣＶＤ酸化膜、６・・・レジスト層
、′ｌ・・・熱酸化膜、８・・・溝、１３・・・第２の
耐酸化性膜、１４・・・ＣＶＤＭ化膜、１５・・・熱酸
化膜、１６・・・多結晶シリコン。 特許出願人 沖１に気工業株式会社 手続補正書 昭和ｊパ）年１月１８日 ４．１゛許庁長官若杉和夫殿 １、事件の表示 昭和５８年 特 許 願第 １６８２６７ 号２、発明
の名称 半導体集積回路装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ５、補正命令の日付 昭和 年 月 日 （自発）（１
）明細書６頁３行および４行「形ｒｆｔ後したのち」を
「形成したのち」と訂正する。
１の実施例を説明するための工程断面図、第２図はこの
発明の第２の実施例を説明するための工程断面図である
。 １・・・Ｐ１シリコン基板、２・・・を型埋込拡散層、
３・・・Ｎ−型エピタキシャル層、４・・・第１の酎＾
し化性膜、５・・・ＣＶＤ酸化膜、６・・・レジスト層
、′ｌ・・・熱酸化膜、８・・・溝、１３・・・第２の
耐酸化性膜、１４・・・ＣＶＤＭ化膜、１５・・・熱酸
化膜、１６・・・多結晶シリコン。 特許出願人 沖１に気工業株式会社 手続補正書 昭和ｊパ）年１月１８日 ４．１゛許庁長官若杉和夫殿 １、事件の表示 昭和５８年 特 許 願第 １６８２６７ 号２、発明
の名称 半導体集積回路装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ５、補正命令の日付 昭和 年 月 日 （自発）（１
）明細書６頁３行および４行「形ｒｆｔ後したのち」を
「形成したのち」と訂正する。
Claims (2)
- （１）半導体基体主表面に耐酸化性の第１の膜を選択的
に形成すると共に前記第１の膜の周辺一定幅の領域上を
除く該第１の膜上に、この膜のエツチングマスクとなる
第２の膜を形成する工程、前記第１の膜で被覆されない
前記主表面を酸化膜に変換する工程、前記第２の膜で被
覆されない前記第１の膜を除去して前記基体主表面を露
出する工程、この露出した前記基体にこの基体主表面と
ほぼ垂直な側壁を持つ溝を形成する工程、前記溝の内壁
を含む主表面全面に耐酸化性の第３の膜を形成する工程
、＃第３の膜上に第４の膜を堆積し前記溝を前記第４の
膜で埋める工程、前記酸化膜及び前記第２の膜上の前記
第３の膜が露出する迄前記第４の膜を除去する工程、こ
の露出した前記第３の膜を除去し更に前記酸化膜を除去
し、この酸化膜直下の前記基体主表面を露出する工程、
この露出した前記基体主表面基しくは該露出した前記基
体主表面及び前記溝内の第４の膜表面を所定の厚さ蝕刻
する工程、該蝕刻によりくほんだ表面が前記第１の脱血
下の前記基体表面とほぼ同じ高さになる迄酸化する工程
とを有する事を特徴とする半導体集積回路装置の製造方
法。 - （２）半導体基体主表面に耐酸化性の第１の膜を選択的
に形成すると共に前記第１の膜の周辺一定幅の領域上を
除く該第１の膜上に、この膜のエツチングマスクとなる
第２の膜を形成する工程、前記−第１の膜で被覆されな
い前記主表面を酸化膜に変換する工程、前記第２の膜で
被覆されない前記第１の膜を除去して前記基体主表面を
露出する工程、この露出した前記基体にこの基体主表面
とほぼ垂直な側壁を持つ溝を形成する工程、前記篩の内
壁を含む主表面全面に耐酸化性の第３の膜を形成する工
程、前記溝の側壁の前記第３の膜及び前記第１の膜を残
す様に残余の部分の前記膜を除去し前記半導体基体を部
分的に露出する工程、この露出した前記基体を含む表面
全面に第４の膜を堆積し、前記溝をこの第４の膜で埋め
る工程、前記溝内の前記第４の膜がこの溝の深さの半分
以上残存する様に該第４の膜及びこの第４の膜直下の前
記基体主表面を蝕刻する工程、この蝕刻によりくぼんだ
表面が前記第１の膜直下の前記基体表面とほぼ同じ旨さ
になる迄酸化する工程とを有する事を特徴とする半導体
集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168267A JPS6060736A (ja) | 1983-09-14 | 1983-09-14 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168267A JPS6060736A (ja) | 1983-09-14 | 1983-09-14 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6060736A true JPS6060736A (ja) | 1985-04-08 |
| JPH0420267B2 JPH0420267B2 (ja) | 1992-04-02 |
Family
ID=15864843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168267A Granted JPS6060736A (ja) | 1983-09-14 | 1983-09-14 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6060736A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230160A (ja) * | 1988-07-19 | 1990-01-31 | Nec Corp | 半導体装置 |
| JPH11289006A (ja) * | 1998-03-02 | 1999-10-19 | Samsung Electronics Co Ltd | 集積回路にトレンチアイソレ―ションを形成する方法 |
| US8774367B2 (en) | 2008-10-22 | 2014-07-08 | Koninklijke Philips N.V. | Bearing within an X-ray tube |
-
1983
- 1983-09-14 JP JP58168267A patent/JPS6060736A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230160A (ja) * | 1988-07-19 | 1990-01-31 | Nec Corp | 半導体装置 |
| JPH11289006A (ja) * | 1998-03-02 | 1999-10-19 | Samsung Electronics Co Ltd | 集積回路にトレンチアイソレ―ションを形成する方法 |
| US8774367B2 (en) | 2008-10-22 | 2014-07-08 | Koninklijke Philips N.V. | Bearing within an X-ray tube |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0420267B2 (ja) | 1992-04-02 |
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