JPH01283518A - 画像表示装置用半導体およびその製造方法 - Google Patents
画像表示装置用半導体およびその製造方法Info
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- JPH01283518A JPH01283518A JP63113135A JP11313588A JPH01283518A JP H01283518 A JPH01283518 A JP H01283518A JP 63113135 A JP63113135 A JP 63113135A JP 11313588 A JP11313588 A JP 11313588A JP H01283518 A JPH01283518 A JP H01283518A
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は画像表示装置、とりわけマトリクス型画像表示
装置に関するものである。
装置に関するものである。
従来の技術
近年、微細加工技術と液晶材料および高密度実装技術等
の進用により２〜６インチと小型ではあるが、液晶パネ
ルを用いてテレビ画像が商用ベースで提供されるように
なってきた。
の進用により２〜６インチと小型ではあるが、液晶パネ
ルを用いてテレビ画像が商用ベースで提供されるように
なってきた。
一方のガラス基板上にＲ，Ｇ、Ｂの着色層を形成してお
くことにより表示画像のカラー化も容易に達成され、ま
た絵素毎にスイッチング素子を内蔵させたいわゆるアク
ティブ型では高いコントラストも保証される。
くことにより表示画像のカラー化も容易に達成され、ま
た絵素毎にスイッチング素子を内蔵させたいわゆるアク
ティブ型では高いコントラストも保証される。
このような液晶パネルは定在１１２０〜２４０本、信号
線としては２４０〜７２０本程度が標準的で、第３図に
示すように液晶パネルを構成する一方の基板１上に形成
された走査線および信号線の端子群３，４に、例えばポ
リイミド樹脂薄膜をベースとし、金メツキされた銅箔を
多数形成された接続フィルム５を圧接したり、あるいは
半導体集積回路チップ６を直付けしたりして画像表示部
に電気信号を供給する手段（実装）が付与される。実装
に必要な電極端子群と画像表示部とを接続する配線材は
同じ材質である必要はなく、実装方式によって適宜選定
される。
線としては２４０〜７２０本程度が標準的で、第３図に
示すように液晶パネルを構成する一方の基板１上に形成
された走査線および信号線の端子群３，４に、例えばポ
リイミド樹脂薄膜をベースとし、金メツキされた銅箔を
多数形成された接続フィルム５を圧接したり、あるいは
半導体集積回路チップ６を直付けしたりして画像表示部
に電気信号を供給する手段（実装）が付与される。実装
に必要な電極端子群と画像表示部とを接続する配線材は
同じ材質である必要はなく、実装方式によって適宜選定
される。
なお２は透明導電層よりなる共通の対抗電極を有するも
う一方のガラス板で、ガラス板１とガラス板２とは適当
な距離を隔てて形成され、２枚のガラス板の隙間はシー
ル材と封口剤で密封された閉空間になって、この閉空間
には液晶が充填されている。小〜中型の液晶パネルでは
一般的にはガラス板２の閉空間側に着色層を有するカラ
ーフィルタが用いられる。そして例えばＴＮ型の液晶を
用いる場合にはガラス板２上面上とガラス板１下面上に
偏光板が貼付され、液晶パネルとして機能する。
う一方のガラス板で、ガラス板１とガラス板２とは適当
な距離を隔てて形成され、２枚のガラス板の隙間はシー
ル材と封口剤で密封された閉空間になって、この閉空間
には液晶が充填されている。小〜中型の液晶パネルでは
一般的にはガラス板２の閉空間側に着色層を有するカラ
ーフィルタが用いられる。そして例えばＴＮ型の液晶を
用いる場合にはガラス板２上面上とガラス板１下面上に
偏光板が貼付され、液晶パネルとして機能する。
第４図はアクティブ型の液晶パネルの等価回路で、走査
線３と信号線４との交差点毎に例えば絶縁ゲート型トラ
ンジスタのスイッチ素子７と、液晶セル８が配置される
。蓄積容量９は必らずしも必須の構成要素とは言えない
が、ゲート・ソース間等の寄生容量の存在によってもた
らされる映像信号の利用効率の低下や画像むら、あるい
はスイッチ素子７と液晶セル８の保持状態のリーク電流
に伴なうフリッカや画面上下の輝度むら（輝度傾斜）の
抑圧には極めて効果が高い。１０は前述した全ての液晶
セル８に共通した透明導電層よりなる対抗電極であり、
１１は蓄積容量９に対する共通線であり、一般的には１
０と１１は接続して同電位で駆動される。
線３と信号線４との交差点毎に例えば絶縁ゲート型トラ
ンジスタのスイッチ素子７と、液晶セル８が配置される
。蓄積容量９は必らずしも必須の構成要素とは言えない
が、ゲート・ソース間等の寄生容量の存在によってもた
らされる映像信号の利用効率の低下や画像むら、あるい
はスイッチ素子７と液晶セル８の保持状態のリーク電流
に伴なうフリッカや画面上下の輝度むら（輝度傾斜）の
抑圧には極めて効果が高い。１０は前述した全ての液晶
セル８に共通した透明導電層よりなる対抗電極であり、
１１は蓄積容量９に対する共通線であり、一般的には１
０と１１は接続して同電位で駆動される。
絶縁ゲート型トランジスタ７と蓄積容量９の構成および
製造方法にはかなり０自由度があり標準として確立した
とは言い難い状況であるが、ここでは主として本発明者
の考案に基づいた設計例を従来例として取り上げてみる
こととする。
製造方法にはかなり０自由度があり標準として確立した
とは言い難い状況であるが、ここでは主として本発明者
の考案に基づいた設計例を従来例として取り上げてみる
こととする。
第５図は単位絵素の平面配置図であり、Ａ−Ａ’綿線上
工程途中断面図を第６図に示す。まず第６図（ａ）に示
すように絶縁性基板１２例えばガラス板上に１００ＯＡ
程度の膜厚のＩＴＯ薄膜をスパッタ等で被着し、選択的
に残してパターン１１とする。このパターンは先述した
ように全ての蓄積容量に対する共通線を形成し、その抵
抗値に伴なう蓄積容量の書き込み時の画像むらを解消す
るための対策は特開昭６１−１７１７９号公報に開示し
た通りである。なおＩＴＯ膜の化学的安定度を増すため
の酸素を含む雰囲気中での３００〜５００℃の焼成も好
ましくはこの工程中の適当な段階で実施される。つぎに
第６図（ｂ）に示すように全面にＣＶＤ Ｓｉ０２層
１２を例えば４０００ Ａ （Ｄ膜厚で被着した後、再
びＩＴＯ膜よりなる絵素電極１３を前記５ｉ０２膜１２
上に選択的に被着形成する。５ｉ０２層１２を誘電体と
し、２つのＩＴＯ膜１１．１３を電極とする透明な蓄積
容量の形成されたことが分るであろう。そして第６図（
Ｃ）に示すようにＣｖＤ ５ｉ０２層１４を１００ＯＡ
程度の膜厚で全面に被着した後に、絵素電極１３上に開
口部１５を形成して絵素電極１３を一部露出する。なお
図示はしないが、この時共通線１１にも画像表示部外の
適当な場所で開口部が形成され、共通線１１が一部露出
する。さらに第６図（ｄ）に示すように、走査線と絶縁
ゲート型トランジスタのゲートを兼ねる導電層１６が例
えば１０００ＡのＣｒ薄膜と５００ＡのＭｏＳｉ２薄膜
との積層によって選択的に被着形成される。また前述し
た開口部１５も同時に導電層１７によってカバーされ、
ガラス板１上で露出しているＩＴＯ膜はこの時点でなく
なる。絵素電極１３上に５ｉ０２層１４が必要な理由は
特開昭５９−９９６２号公報に開示したように後続する
プラズマＣＶＤ堆積時の５ｉ３Ｎ４Ｈの異常成長を防止
するたためであり、また開口部１５を導電層１７でカバ
ーしてお（必然性は特開昭５８−１９９３８３号公報に
開示されるように透明導電層１３のコンタクト抵抗を確
保するためであり、導電層１６．１７が金属とシリサイ
ドとの積層で構成される必然性も特開昭６０−９１６７
号公報および特開昭６１−４４４８８号公報に開示した
ように走査線の抵抗値が増大するのを回避し、また導電
層表面に不働態を発生させないためである。導電層が積
層となって膜厚が増大する不具合を解消する手段も上記
先願で同時に示されているので参照されたい。
工程途中断面図を第６図に示す。まず第６図（ａ）に示
すように絶縁性基板１２例えばガラス板上に１００ＯＡ
程度の膜厚のＩＴＯ薄膜をスパッタ等で被着し、選択的
に残してパターン１１とする。このパターンは先述した
ように全ての蓄積容量に対する共通線を形成し、その抵
抗値に伴なう蓄積容量の書き込み時の画像むらを解消す
るための対策は特開昭６１−１７１７９号公報に開示し
た通りである。なおＩＴＯ膜の化学的安定度を増すため
の酸素を含む雰囲気中での３００〜５００℃の焼成も好
ましくはこの工程中の適当な段階で実施される。つぎに
第６図（ｂ）に示すように全面にＣＶＤ Ｓｉ０２層
１２を例えば４０００ Ａ （Ｄ膜厚で被着した後、再
びＩＴＯ膜よりなる絵素電極１３を前記５ｉ０２膜１２
上に選択的に被着形成する。５ｉ０２層１２を誘電体と
し、２つのＩＴＯ膜１１．１３を電極とする透明な蓄積
容量の形成されたことが分るであろう。そして第６図（
Ｃ）に示すようにＣｖＤ ５ｉ０２層１４を１００ＯＡ
程度の膜厚で全面に被着した後に、絵素電極１３上に開
口部１５を形成して絵素電極１３を一部露出する。なお
図示はしないが、この時共通線１１にも画像表示部外の
適当な場所で開口部が形成され、共通線１１が一部露出
する。さらに第６図（ｄ）に示すように、走査線と絶縁
ゲート型トランジスタのゲートを兼ねる導電層１６が例
えば１０００ＡのＣｒ薄膜と５００ＡのＭｏＳｉ２薄膜
との積層によって選択的に被着形成される。また前述し
た開口部１５も同時に導電層１７によってカバーされ、
ガラス板１上で露出しているＩＴＯ膜はこの時点でなく
なる。絵素電極１３上に５ｉ０２層１４が必要な理由は
特開昭５９−９９６２号公報に開示したように後続する
プラズマＣＶＤ堆積時の５ｉ３Ｎ４Ｈの異常成長を防止
するたためであり、また開口部１５を導電層１７でカバ
ーしてお（必然性は特開昭５８−１９９３８３号公報に
開示されるように透明導電層１３のコンタクト抵抗を確
保するためであり、導電層１６．１７が金属とシリサイ
ドとの積層で構成される必然性も特開昭６０−９１６７
号公報および特開昭６１−４４４８８号公報に開示した
ように走査線の抵抗値が増大するのを回避し、また導電
層表面に不働態を発生させないためである。導電層が積
層となって膜厚が増大する不具合を解消する手段も上記
先願で同時に示されているので参照されたい。
さてこの後、アクティブ型となるための必須要項である
能動素子が形成されるわけで、第６図（ｅ）に示すよう
に例えば４０００Ａ、５００Ａ。
能動素子が形成されるわけで、第６図（ｅ）に示すよう
に例えば４０００Ａ、５００Ａ。
１０００Ａの膜厚で第１のシリコン窒化層１８（Ｓ １
３Ｎ４）、不純物をほとんど含まない第１の非晶質シリ
コン層１９そして再び第２の５ｉｘＮ４！２０を好まし
くは連続的に被着する。これらの薄膜はいずれもシラン
（ＳｉＨ４）ガスを主成分とする原料ガスを３００℃前
後の温度で高周波グロー放電により分解１合成するプラ
ズマＣＶＤによって作製される。最上層の５ｆ３Ｎ４層
をゲート１６上にのみ選択的に残して２０′とした後、
ＳｉＨ＜ガスにＰＨ３ガスを添加したプラズマ放電によ
って全面に５００Ａ程度の膜厚の不純物を含む第２の非
晶質シリコン層２１を被着し、第６図（ｆ）に示すよう
に島状に残して５ｉａＮ４１８を露出させる。ひき続き
第６図（ｇ）に示すようにＳｉ３Ｎ４層１８に開口部２
２を形成し、導電層１７を露出させる。この開口部形成
工程はＳｉ３Ｎ４単層の食刻であるので生産性の低いド
ライエッチを適用する必然はな（弗酸系の食刻液でバッ
チ処理によって一括処理が簡便に行えるのが特徴である
。このとき図示はしないがゲート１６と共通線１１への
接続のための開口部の形成と、例えば絵素電極１３と同
じ工程で形成されたＩＴＯよりなる実装電極の露出も保
護用Ｓｉｇｈ層１４を溶解するに足る過食側で同時にな
される。そして最終工程は第６図（ｈ）に示すように１
００ＯＡ程度の膜厚のＭｏＳｉ２よりなるバリア層２３
と６０００〜１００００Ａ程度の膜厚のＡｅをスパッタ
等で被着し、信号線２４（ソース配線）や導電層１７を
経由した絵素電極１３と絶縁ゲート型トランジスタとの
接続２５（ドレイン配線）およびその他の配線路の形成
をまずＡｅを選択的に残し、つぎにＡｅをマスクにして
配線路間の不要なバリア層２３と第２の非晶質シリコン
層２１°を除去することによって画像表示装置用半導体
装置が完成する。
３Ｎ４）、不純物をほとんど含まない第１の非晶質シリ
コン層１９そして再び第２の５ｉｘＮ４！２０を好まし
くは連続的に被着する。これらの薄膜はいずれもシラン
（ＳｉＨ４）ガスを主成分とする原料ガスを３００℃前
後の温度で高周波グロー放電により分解１合成するプラ
ズマＣＶＤによって作製される。最上層の５ｆ３Ｎ４層
をゲート１６上にのみ選択的に残して２０′とした後、
ＳｉＨ＜ガスにＰＨ３ガスを添加したプラズマ放電によ
って全面に５００Ａ程度の膜厚の不純物を含む第２の非
晶質シリコン層２１を被着し、第６図（ｆ）に示すよう
に島状に残して５ｉａＮ４１８を露出させる。ひき続き
第６図（ｇ）に示すようにＳｉ３Ｎ４層１８に開口部２
２を形成し、導電層１７を露出させる。この開口部形成
工程はＳｉ３Ｎ４単層の食刻であるので生産性の低いド
ライエッチを適用する必然はな（弗酸系の食刻液でバッ
チ処理によって一括処理が簡便に行えるのが特徴である
。このとき図示はしないがゲート１６と共通線１１への
接続のための開口部の形成と、例えば絵素電極１３と同
じ工程で形成されたＩＴＯよりなる実装電極の露出も保
護用Ｓｉｇｈ層１４を溶解するに足る過食側で同時にな
される。そして最終工程は第６図（ｈ）に示すように１
００ＯＡ程度の膜厚のＭｏＳｉ２よりなるバリア層２３
と６０００〜１００００Ａ程度の膜厚のＡｅをスパッタ
等で被着し、信号線２４（ソース配線）や導電層１７を
経由した絵素電極１３と絶縁ゲート型トランジスタとの
接続２５（ドレイン配線）およびその他の配線路の形成
をまずＡｅを選択的に残し、つぎにＡｅをマスクにして
配線路間の不要なバリア層２３と第２の非晶質シリコン
層２１°を除去することによって画像表示装置用半導体
装置が完成する。
特開昭５８−２１２１７７号公報で開示したように絶縁
ゲート型トランジスタのチャネルを構成する不純物をほ
とんど含まない非晶質シリコン層１９′は保護膜である
Ｓｉ３Ｎ４層２０’によって形成直後から外気と遮断さ
れており外来汚染に対して強いばかりでなく、その膜厚
と膜質の制御に関しても製膜工程以外の影響を受けない
という特長を有し、さらに不純物を含む非晶質シリコン
層２１の介在がチャネル部とソース・ドレイン配線との
間の良好なオーミック接触を保証している。
ゲート型トランジスタのチャネルを構成する不純物をほ
とんど含まない非晶質シリコン層１９′は保護膜である
Ｓｉ３Ｎ４層２０’によって形成直後から外気と遮断さ
れており外来汚染に対して強いばかりでなく、その膜厚
と膜質の制御に関しても製膜工程以外の影響を受けない
という特長を有し、さらに不純物を含む非晶質シリコン
層２１の介在がチャネル部とソース・ドレイン配線との
間の良好なオーミック接触を保証している。
耐熱バリア層の導入は特開昭５９−６８９７５号公報で
開示したように絶縁ゲート型トランジスタの熱的安定性
を向上させるための対策であり、バリア層としてシリサ
イド化合物が有効であることは特開昭６０−１２７７０
号公報に開示されている。
開示したように絶縁ゲート型トランジスタの熱的安定性
を向上させるための対策であり、バリア層としてシリサ
イド化合物が有効であることは特開昭６０−１２７７０
号公報に開示されている。
発明が解決しようとする課題
しかしながら上述した従来例は数多くの製膜工程を必要
とし、必然的にホトマスク工程も８回と多く、製作工程
が長（なり、コスト的に問題がある。
とし、必然的にホトマスク工程も８回と多く、製作工程
が長（なり、コスト的に問題がある。
本発明は上記従来技術にもとづき、特殊あるいは複雑な
工程は−切な（簡単な集積回路並の作り易いプロセスと
なる画像表示装置用半導体装置を提供するものである。
工程は−切な（簡単な集積回路並の作り易いプロセスと
なる画像表示装置用半導体装置を提供するものである。
課題を解決するための手段
本発明でいう合理化されたデバイスとは、ます絵素電極
とゲート電極の形成が事実上１回のホトマスク工程でな
される構成にある。つぎに蓄積容量をなくした構成があ
り、蓄積容量を有しかつ合理化されたデバイスとは蓄積
容量の構成を変えて一方の電極を信号線と同じ部材で形
成し、かつ絶縁膜としてゲート絶縁膜を活用することに
よって得られる。これらの合理化されたデバイスは当然
のことながら製作工程の短縮化をもたらし、生産性と歩
留りの向上につながる。
とゲート電極の形成が事実上１回のホトマスク工程でな
される構成にある。つぎに蓄積容量をなくした構成があ
り、蓄積容量を有しかつ合理化されたデバイスとは蓄積
容量の構成を変えて一方の電極を信号線と同じ部材で形
成し、かつ絶縁膜としてゲート絶縁膜を活用することに
よって得られる。これらの合理化されたデバイスは当然
のことながら製作工程の短縮化をもたらし、生産性と歩
留りの向上につながる。
製造工程の合理化は開口部形成のためのエツチング工程
においてドライエッチを導入し、多層膜を一気にエツチ
ングすることによって達成される。
においてドライエッチを導入し、多層膜を一気にエツチ
ングすることによって達成される。
以上の合理化されたデバイス、プロセスの実施にあたり
、走査線（ゲート線）への接続に関して開口部内の金属
層を除去して透明導電層を露出させることにより安定な
オーミック接触が得られるよう考案され、本発明の効果
が余す所な（発揮される。
、走査線（ゲート線）への接続に関して開口部内の金属
層を除去して透明導電層を露出させることにより安定な
オーミック接触が得られるよう考案され、本発明の効果
が余す所な（発揮される。
作用
以上のように本発明においては透明導電層とゲートを構
成する金属層を連続して被着してゲート金属でカバーさ
れた透明導電層を選択的に形成し、その透明導電層の露
出部分を絵素電極とする構成であるのでゲート配線と絵
素電極の形成を同時に行う合理化が達成される。
成する金属層を連続して被着してゲート金属でカバーさ
れた透明導電層を選択的に形成し、その透明導電層の露
出部分を絵素電極とする構成であるのでゲート配線と絵
素電極の形成を同時に行う合理化が達成される。
また、本発明は蓄積容量と従来のように２つの透明電極
と専用の絶縁層を用いるのではなく、絵素電極とゲート
絶縁膜を流用し、もう一方の電極は信号線の形成と同時
に行なう合理化によって透明電極の被着形成と絶縁層の
被着及びそれらの工程に付随する洗浄工程が廃止される
。エツチング工程においては後述するが不純物を含む非
晶質シリコン層と不純物を含まない非晶質シリコン層に
加えてＳｉ３Ｎ４層とＳｉｇｈ層よりなる多層膜にドラ
イエツチングで一気に貫通口を形成することによって従
来の製造工程に比べると、５ｉ０２層への開口部形成と
非晶質シリコン層の高化工程の写真食刻とエツチング工
程が合理化されて廃止される。
と専用の絶縁層を用いるのではなく、絵素電極とゲート
絶縁膜を流用し、もう一方の電極は信号線の形成と同時
に行なう合理化によって透明電極の被着形成と絶縁層の
被着及びそれらの工程に付随する洗浄工程が廃止される
。エツチング工程においては後述するが不純物を含む非
晶質シリコン層と不純物を含まない非晶質シリコン層に
加えてＳｉ３Ｎ４層とＳｉｇｈ層よりなる多層膜にドラ
イエツチングで一気に貫通口を形成することによって従
来の製造工程に比べると、５ｉ０２層への開口部形成と
非晶質シリコン層の高化工程の写真食刻とエツチング工
程が合理化されて廃止される。
実施例
第１図は本発明の実施例による画像表示装置用半導体装
置の単位絵素の平面配置図であり、同じ（第１図のＡ−
Ａ’線上の工程途中断面図を第２図（ａ） 〜（ｅ）に
示し、Ｂ−Ｂ’、Ｃ−Ｃ’線上の断面図を第２図■、（
ｇ）に示す。なお便宜上同じ機能の部位に対しては従来
例と同一番号を付与することとする。
置の単位絵素の平面配置図であり、同じ（第１図のＡ−
Ａ’線上の工程途中断面図を第２図（ａ） 〜（ｅ）に
示し、Ｂ−Ｂ’、Ｃ−Ｃ’線上の断面図を第２図■、（
ｇ）に示す。なお便宜上同じ機能の部位に対しては従来
例と同一番号を付与することとする。
まず第２図（ａ）に示したようにガラス基板１上に１０
００Ａ程度の膜厚のＩＴＯ層２６と第１の金属層として
Ｃｒ層２７を積層して被着する。つぎに走査線も兼ねる
ゲート１６、絵素電極および蓄積電極となる２８と多層
配線のための接続部２９の積層パターンを選択的に形成
する。積層化に伴なう膜厚の増大を緩和するためにはパ
ターン形成に用いる感光性樹脂はネガ型とし、まずＣｒ
をやや過食側気味に食刻し、ついで加熱処理によって感
光性樹脂を熱塑性変形でパターン幅を拡げた後ＩＴＯを
食刻すればよ（、この手法は従来のＣｒとＭｏＳ ｉ２
の積層パターン形成と全く同一である。その後第２図（
ｂ）に示すようにプラズマ保護層として１０００ Ａ程
度の５ｉ０２層１４を全面に被着する。そして第２図（
Ｃ）に示したようにブラズ７ ＣＶ Ｄ Ｉ：：より第
１（７）Ｓｉ３Ｎ４層１８、不純物を含まない第１の非
晶質シリコン層１９、第２のＳｉ３Ｎ４層２０を順次被
着した後、ゲート１６上にのみ第２のＳｉ３Ｎ４層を選
択的に残して２０゛とする。引き続き全面に不純物を含
む第２の非晶質シリコン層２１を被着した後、第２図（
ｄ）に示したように前記積層部２８には開口部３１およ
び３２、積層部２つには開口部３３を選択的に形成する
。この開口部形成は第２および第１の非晶質シリコン層
２１，１９、第１の５ｉｚＮｑ層１８、保護用５ｉ０２
層１４と３種類の異なった膜質に対して行なう必要があ
り、ウェット処理では断面にひさしが発生したり、感光
性樹脂パターン３０の耐薬品性が問題となるので、フレ
オン系の反応性ドライエッチ（ＲＩＥ方式）で−気に貫
通すると望ましい結果が得られる。またこの食刻は終了
すると積層部のＣｒが露出して以降はサイドエ・ソチが
進行するだけであるので、Ｓｉ３Ｎ４層１８の膜厚や膜
質の不均一性に対しては十分な過食側を設定することで
対処可能となるメリットが生まれ、従来の弗酸系食刻を
用いて過食側を行った時のように感光性樹脂の密着力が
不十分で開口部が異常に大きくなるトラブルは生じない
。
００Ａ程度の膜厚のＩＴＯ層２６と第１の金属層として
Ｃｒ層２７を積層して被着する。つぎに走査線も兼ねる
ゲート１６、絵素電極および蓄積電極となる２８と多層
配線のための接続部２９の積層パターンを選択的に形成
する。積層化に伴なう膜厚の増大を緩和するためにはパ
ターン形成に用いる感光性樹脂はネガ型とし、まずＣｒ
をやや過食側気味に食刻し、ついで加熱処理によって感
光性樹脂を熱塑性変形でパターン幅を拡げた後ＩＴＯを
食刻すればよ（、この手法は従来のＣｒとＭｏＳ ｉ２
の積層パターン形成と全く同一である。その後第２図（
ｂ）に示すようにプラズマ保護層として１０００ Ａ程
度の５ｉ０２層１４を全面に被着する。そして第２図（
Ｃ）に示したようにブラズ７ ＣＶ Ｄ Ｉ：：より第
１（７）Ｓｉ３Ｎ４層１８、不純物を含まない第１の非
晶質シリコン層１９、第２のＳｉ３Ｎ４層２０を順次被
着した後、ゲート１６上にのみ第２のＳｉ３Ｎ４層を選
択的に残して２０゛とする。引き続き全面に不純物を含
む第２の非晶質シリコン層２１を被着した後、第２図（
ｄ）に示したように前記積層部２８には開口部３１およ
び３２、積層部２つには開口部３３を選択的に形成する
。この開口部形成は第２および第１の非晶質シリコン層
２１，１９、第１の５ｉｚＮｑ層１８、保護用５ｉ０２
層１４と３種類の異なった膜質に対して行なう必要があ
り、ウェット処理では断面にひさしが発生したり、感光
性樹脂パターン３０の耐薬品性が問題となるので、フレ
オン系の反応性ドライエッチ（ＲＩＥ方式）で−気に貫
通すると望ましい結果が得られる。またこの食刻は終了
すると積層部のＣｒが露出して以降はサイドエ・ソチが
進行するだけであるので、Ｓｉ３Ｎ４層１８の膜厚や膜
質の不均一性に対しては十分な過食側を設定することで
対処可能となるメリットが生まれ、従来の弗酸系食刻を
用いて過食側を行った時のように感光性樹脂の密着力が
不十分で開口部が異常に大きくなるトラブルは生じない
。
透明導電層とゲート金属を積層化してマスク工程を減ら
そうとする取組は特開昭６１−１３４０７０号公報でも
開示されており、特開昭５８−１９９３８３号公報の改
善とみなすこともできるが、感光性樹脂の加熱と保護５
ｉ０２層によってのみ有効である。
そうとする取組は特開昭６１−１３４０７０号公報でも
開示されており、特開昭５８−１９９３８３号公報の改
善とみなすこともできるが、感光性樹脂の加熱と保護５
ｉ０２層によってのみ有効である。
なお、絵素電極と蓄積容量の一方の電極を兼ねる積層部
２８に形成された大きな開口部３２はＣｒを除去された
時点で絵素電極３４として機能することが理解されよう
。最終工程は第２図（ｅ）〜（ｇ）に示されたようにバ
リア層２３としてＭｏＳｉ２、配線層としてＡｅを被着
した後、まずＡｅを残してつぎにＡｅをマスクとして不
要なバリア層２３および第２の非晶質シリコン層２１を
ソース・ドレイン配線２４．２５等の必要な配線路を形
成して本発明による画像表示装置用半導体装置が完成す
る。
２８に形成された大きな開口部３２はＣｒを除去された
時点で絵素電極３４として機能することが理解されよう
。最終工程は第２図（ｅ）〜（ｇ）に示されたようにバ
リア層２３としてＭｏＳｉ２、配線層としてＡｅを被着
した後、まずＡｅを残してつぎにＡｅをマスクとして不
要なバリア層２３および第２の非晶質シリコン層２１を
ソース・ドレイン配線２４．２５等の必要な配線路を形
成して本発明による画像表示装置用半導体装置が完成す
る。
なお蓄積容量を内蔵させたい場合には積層部２８上に第
１．第２の絶縁層１４．１８と第１゜第２の非晶質シリ
コン層１９．２１を残しておき、ソース・ドレイン配線
形成時に電極３５を形成すればよい。ただし電極３５を
信号線２４と直交して配置する場合には第２図（ｇ）に
示したように積層部２９と開口部３３を用いて多層配線
を行う必要がある。
１．第２の絶縁層１４．１８と第１゜第２の非晶質シリ
コン層１９．２１を残しておき、ソース・ドレイン配線
形成時に電極３５を形成すればよい。ただし電極３５を
信号線２４と直交して配置する場合には第２図（ｇ）に
示したように積層部２９と開口部３３を用いて多層配線
を行う必要がある。
発明の効果
以上述べたごとく、蓄積容量をな（すまたは合理化する
ことによって製膜回数が減少しそれに伴なって洗浄工程
、写真食刻工程および食刻工程のいずれも減少して製作
工程が短縮され、生産設備数の減少を通してコストダウ
ンに寄与できたことはいうまでもな（、製作工程が短い
ことがらいってダストの付着する機会も少なくなり歩留
りの向上をはかれる。
ことによって製膜回数が減少しそれに伴なって洗浄工程
、写真食刻工程および食刻工程のいずれも減少して製作
工程が短縮され、生産設備数の減少を通してコストダウ
ンに寄与できたことはいうまでもな（、製作工程が短い
ことがらいってダストの付着する機会も少なくなり歩留
りの向上をはかれる。
また本発明ではホトマスク数は４枚と半減し、しかもＣ
ｒが不働態を形成し易い金属であるためコンタクト不良
を起こす恐れは大であったが、開口部形成後に全ての開
口部内のＣｒを除去して透明導電層を露出することによ
ってコンタクト不良が発生しな（なったなどの著しい効
果が得られる。本発明では絵素電極の周囲に必ず金属層
が存在するため単位絵素が小さい場合、即ち高密度化が
必要な場合には開口率が低下してくる欠点があるものの
数本１ｍ程度以下の解像力場合には開口率の低下を補っ
て余りあるメリットが得られる。
ｒが不働態を形成し易い金属であるためコンタクト不良
を起こす恐れは大であったが、開口部形成後に全ての開
口部内のＣｒを除去して透明導電層を露出することによ
ってコンタクト不良が発生しな（なったなどの著しい効
果が得られる。本発明では絵素電極の周囲に必ず金属層
が存在するため単位絵素が小さい場合、即ち高密度化が
必要な場合には開口率が低下してくる欠点があるものの
数本１ｍ程度以下の解像力場合には開口率の低下を補っ
て余りあるメリットが得られる。
蓄積容量の合理化についても全（同様である。
第１図は本発明の実施例にかかる画像表示装置用半導体
装置の単位絵素の平面配置図、第２図は同装置の要部断
面図、第３図はマトリクス型液晶パネルの斜視図、第４
図は同じ（アクティブ型の等価回路図、第５図は従来例
の画像表示装置用半導体装置の単位絵素の平面配置図、
第６図は同装置の要部製造工程断面図である。 １・・・・・・ガラス基板、１４・・・・・・第１の絶
縁層（ＳｉＯｘ ）、１Ｇ・・・・・・ゲート（走査線
）、１８・・・・・・第２の絶縁層（Ｓ １３Ｎｉ）、
１９・・・・・・不純物を含まない第１の非晶質シリコ
ン層、２０・・・・・・第３の絶縁層（Ｓ １ｚＮ４）
、２１・・・・・・不純物を含む第２の非晶質シリコン
層、２３・・・・・・バリア層、２４・・・・・・ソー
ス配線（信号線）、２５・・・・・・ドレイン配線、２
６・・・・・・透明導電層、２７・・・・・・第１の金
属層、２８．２９・・・・・・積層部、３１，３２．３
３・・・・・・開口部、３４・・・・・・絵素電極、３
５・・・・・・蓄積容量の一電極。 代理人の氏名 弁理士 中尾敏男 ほか１名１６−
走 ｌ 練 ２４−一信予鑞 ３ｔ−絵素電極 ３５ 、 蓄積電着 第１図 Ｑ Ｂ Ｉ−ガラス幕核 １４−３ｔ０２４ １６− ゲート ２６−・−透＠講電層 ２７−・−Ｃｒ４ １８、’Ｏ−−−５ｉ９Ｎａ ４ ３Ｉ−間口部 第２図 （ＣＪ ２３− バリア１ ２４−・・ソース配庫 ２５ ・−〜−ド し イ ソ ！２ 剥１３
５−・−ｒ１積電士 第２図 ＜ｅ） ご−楕４ 部 ｎ、３３−−一間口部 ３４− 論鼻 １櫃 ３ｓ２１石橿電極 第２図 （ヂ） ７°″′ ５ ７−・−Ｍ繕ゲート魅トランシヌタ ８− 鷹＆ニル ？ ・−ｉｓ蓼量 ＩＯ−片ａ電糎 ノロ −・・ 走 ｊ−＝ 胤 ２４−・−傷予電 第５図 １・−ガラス基板 ｔｌ−共通線 １２−−− Ｓ： Ｏｚ 層 １３− 絵 素 電輪 第 ６ 図 （αン ｆ １４ −・・５Ｌ０２層 Ｉｓ−一間口豪 ／６−−テート 第６図 （Ｃ） ＩＩ？ −−’ＪＬＩ ＮＡ Ａ ２１・・・不に＃！Ｉ）ｆＩ 第６図 Ｘｅノ
装置の単位絵素の平面配置図、第２図は同装置の要部断
面図、第３図はマトリクス型液晶パネルの斜視図、第４
図は同じ（アクティブ型の等価回路図、第５図は従来例
の画像表示装置用半導体装置の単位絵素の平面配置図、
第６図は同装置の要部製造工程断面図である。 １・・・・・・ガラス基板、１４・・・・・・第１の絶
縁層（ＳｉＯｘ ）、１Ｇ・・・・・・ゲート（走査線
）、１８・・・・・・第２の絶縁層（Ｓ １３Ｎｉ）、
１９・・・・・・不純物を含まない第１の非晶質シリコ
ン層、２０・・・・・・第３の絶縁層（Ｓ １ｚＮ４）
、２１・・・・・・不純物を含む第２の非晶質シリコン
層、２３・・・・・・バリア層、２４・・・・・・ソー
ス配線（信号線）、２５・・・・・・ドレイン配線、２
６・・・・・・透明導電層、２７・・・・・・第１の金
属層、２８．２９・・・・・・積層部、３１，３２．３
３・・・・・・開口部、３４・・・・・・絵素電極、３
５・・・・・・蓄積容量の一電極。 代理人の氏名 弁理士 中尾敏男 ほか１名１６−
走 ｌ 練 ２４−一信予鑞 ３ｔ−絵素電極 ３５ 、 蓄積電着 第１図 Ｑ Ｂ Ｉ−ガラス幕核 １４−３ｔ０２４ １６− ゲート ２６−・−透＠講電層 ２７−・−Ｃｒ４ １８、’Ｏ−−−５ｉ９Ｎａ ４ ３Ｉ−間口部 第２図 （ＣＪ ２３− バリア１ ２４−・・ソース配庫 ２５ ・−〜−ド し イ ソ ！２ 剥１３
５−・−ｒ１積電士 第２図 ＜ｅ） ご−楕４ 部 ｎ、３３−−一間口部 ３４− 論鼻 １櫃 ３ｓ２１石橿電極 第２図 （ヂ） ７°″′ ５ ７−・−Ｍ繕ゲート魅トランシヌタ ８− 鷹＆ニル ？ ・−ｉｓ蓼量 ＩＯ−片ａ電糎 ノロ −・・ 走 ｊ−＝ 胤 ２４−・−傷予電 第５図 １・−ガラス基板 ｔｌ−共通線 １２−−− Ｓ： Ｏｚ 層 １３− 絵 素 電輪 第 ６ 図 （αン ｆ １４ −・・５Ｌ０２層 Ｉｓ−一間口豪 ／６−−テート 第６図 （Ｃ） ＩＩ？ −−’ＪＬＩ ＮＡ Ａ ２１・・・不に＃！Ｉ）ｆＩ 第６図 Ｘｅノ
Claims (3)
- （１）絶縁性基板上に選択的に被着形成された透明導電
層と第１の金属層との積層をゲートとし、第１および第
２の絶縁層を介して前記積層上に不純物をほとんど含ま
ない第１の非晶質シリコン層を形成し、前記積層上の第
１の非晶質シリコン層上に第３の絶縁層を選択的に形成
し、前記第３の絶縁層の一部を含んで第１の非晶質シリ
コン層上に不純物を含む第２の非晶質シリコン層を形成
し、バリア層を介して前記第２の非晶質シリコン層上に
選択的に被着形成された第２の金属層をソース・ドレイ
ンとする絶縁ゲート型トランジスタをスイッチ素子とし
、前記スイッチ素子とはバリア層を介して第２の金属層
で接続された透明電極を絵素電極とする構成単位を２次
元のマトリクス状に配置した半導体装置において、前記
第１と第２の非晶質シリコン層および第１と第２の絶縁
層に形成された開口部内の第１の金属層が除去されて露
出した透明導電層で前記絵素電極を構成するとともに、
前記透明導電層を経由して第１の金属層への電気的接続
することを特徴とする画像表示装置用半導体装置。 - （２）絶縁性基板上に透明導電層と第１の金属層よりな
る積層パターンを選択的に被着形成する工程と、全面に
第１の絶縁層を被着後、第２の絶縁層、不純物をほとん
ど含まない第１の非晶質シリコン層および第３の絶縁層
を順次被着する工程と、ゲートとなる前記積層上の第３
の絶縁層を一部選択的に残して前記第１の非晶質シリコ
ン層を露出し全面に不純物を含む第２の非晶質シリコン
層を被着する工程と、前記積層上の第１と第２の非晶質
シリコン層および第１と第２の絶縁層を貫通する開口部
を選択的に形成する工程と、前記開口部内の第１の金属
層を除去する工程と、バリア層および第２の金属層を全
面に被着後、前記第３の絶縁層の一部および開口部の一
部を含んで第２の金属層を選択的に残してソース・ドレ
イン配線等とし、前記配線をマスクとしてバリア層、第
１と第２の非晶質シリコン層を選択的に除去する工程と
からなる画像表示装置用半導体装置の製造方法。 - （３）透明導電層と第１の金属層よりなる積層を一方の
電極とし、第２の金属層、バリア層および第１と第２の
非晶質シリコン層を他方の端子とし、第１と第２の絶縁
層を誘電体とする蓄積容量を有し、前記他方の端子と交
差する領域の信号線は第１と第２の非晶質シリコン層お
よび第１と第２の絶縁層を貫通する開口部と開口部下に
形成された積層パターンによって多層配線化されている
ことを特徴とする請求項１記載の画像表示装置用半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11313588A JPH0833554B2 (ja) | 1988-05-10 | 1988-05-10 | 画像表示装置用半導体およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11313588A JPH0833554B2 (ja) | 1988-05-10 | 1988-05-10 | 画像表示装置用半導体およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01283518A true JPH01283518A (ja) | 1989-11-15 |
| JPH0833554B2 JPH0833554B2 (ja) | 1996-03-29 |
Family
ID=14604439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11313588A Expired - Fee Related JPH0833554B2 (ja) | 1988-05-10 | 1988-05-10 | 画像表示装置用半導体およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0833554B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0430592A3 (en) * | 1989-11-22 | 1992-04-15 | Sharp Kabushiki Kaisha | An active matrix display device |
| EP0660160A4 (en) * | 1993-07-13 | 1996-07-31 | Toshiba Kk | ACTIVE MATRIX DISPLAY DEVICE. |
| WO2001057588A1 (en) * | 2000-02-04 | 2001-08-09 | Matsushita Electric Industrial Co., Ltd. | Insulated-gate transistor for liquid crystal display and method for fabricating the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066288A (ja) * | 1983-09-21 | 1985-04-16 | セイコーエプソン株式会社 | 液晶表示装置 |
| JPS6129820A (ja) * | 1984-07-23 | 1986-02-10 | Seiko Instr & Electronics Ltd | アクテイプマトリクス表示装置用基板 |
-
1988
- 1988-05-10 JP JP11313588A patent/JPH0833554B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066288A (ja) * | 1983-09-21 | 1985-04-16 | セイコーエプソン株式会社 | 液晶表示装置 |
| JPS6129820A (ja) * | 1984-07-23 | 1986-02-10 | Seiko Instr & Electronics Ltd | アクテイプマトリクス表示装置用基板 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0430592A3 (en) * | 1989-11-22 | 1992-04-15 | Sharp Kabushiki Kaisha | An active matrix display device |
| EP0660160A4 (en) * | 1993-07-13 | 1996-07-31 | Toshiba Kk | ACTIVE MATRIX DISPLAY DEVICE. |
| WO2001057588A1 (en) * | 2000-02-04 | 2001-08-09 | Matsushita Electric Industrial Co., Ltd. | Insulated-gate transistor for liquid crystal display and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0833554B2 (ja) | 1996-03-29 |
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Legal Events
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