JPH0229632A - アクティブマトリクス型液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 アクティブマトリクス型液晶表示装置に関し、要求特性
を満足し且つ製造容易なアクティブマトリクス型液晶表
示装置を提供することを目的とし、 透明絶縁性基板上にマトリクス状に配列された透明導電
材料からなる複数個の画素電極と、該画素電極に対応づ
けて配設された薄膜トランジスタと、前記マトリクスの
行または列方向に平行に配設された複数個のスキャンバ
スラインを具備する液晶表示パネルにおいて、前記薄膜
トランジスタのゲート電極および該ゲート電極が導出さ
れるスキャンバスラインが、前記画素電極と同一の透明
導電材料を不透明化した膜から形成されてなる構成とす
る。

〔産業上の利用分野〕

本発明はアクティブマトリクス型液晶表示装置に関する
。

アクティブマトリクス型液晶表示装置は、薄型で高画質
フルカラー化が可能であることから、各方面で開発が進
められ、はぼ実用化段階まで来ている。問題点としては
、製造工程が複雑であることによる歩留の低下があげら
れ、この問題を解消するため製造工程を簡単化する方向
で検討が進められている。

〔従来の技術〕

従来のアクティブマトリクス型液晶表示装置においては
、第３図の１画素分解図に示す如く、ゲート電極Ｇを、
画素電極Ｅと同一材料である透明導電材料からなる透明
導電膜２と金属膜３との２層構造に形成していた。かか
る積層構造を形成するには、まず透明導電膜２と金属膜
３とを積層し、これをパターニングしてゲート電極Ｇ部
、スキャンバスライン（図示せず）部、および画素電極
Ｅ部を除く他の部分を除去した後、画素電極Ｅ部の金属
膜を除去する。

このように従来のアクティブマトリクス型液晶表示装置
ではゲート電極Ｇが２層構造であるために、ゲート電極
Ｇ及びスキャンバスラインとその近傍との段差が大きく
なる。また積層構造とするための工程が必要で、製造工
程も複雑化するという問題があった。

そこでゲート電極Ｇおよびスキャンバスラインを透明導
電膜１層のみで構成することも考えられる。この構成と
すれば製造工程は簡単化される反面、薄膜トランジスタ
（Ｔ　Ｐ　Ｔ）のチャネル部が光を透過するため、ＴＰ
Ｔの光リーク電流が増大する。

〔発明が解決しようとする課題〕

上述した如〈従来のアクティブマトリクス型液晶表示装
置においては、種々の要求特性を満足させようとすると
製造工程が複雑化し、製造工程を簡単化しようとすると
、特性上に問題を生じる。

本発明は要求特性を満足し且つ製造容易なアクティブマ
トリクス型液晶表示装置を提供することを目的とする。

〔課題を解決するための手段〕

第１図に本発明の構成を示す。

同図に示す如く本発明においては、ゲート電極Ｇおよび
ゲート電極Ｇが導出されるスキャンバスライン（第２図
参照）　ＳＢを、画素電極Ｅと同一材料の透明導電材料
を不透明化した膜からなる構成とする。

即ち、画素電極Ｅとゲート電極Ｇおよびスキャンバスラ
インＳＢは、ＩＴＯのような透明導電材料からなる膜に
より構成され、画素電極Ｅは透明導電膜２をそのまま使
用し、ゲート電極Ｇおよびスキャンバスラインは上記透
明導電膜を不透明化した膜２゛を使用する。

〔作　用〕

ＩＴＯのような透明導電材料からなる膜は、水素プラズ
マ処理を施すことにより容易にメタリック化する。この
メタリック化された膜は黒化して非透光性となるととも
に、抵抗値も上記プラズマ処理を施す前と比較して約１
／２に低下する。

従って、この膜のみでゲート電極Ｇを構成しても、チャ
ネル部に光が透過することがなく、またスキャンバスラ
インの抵抗も１層構成で実用上充分に低い値とすること
ができ、更に、ゲート電極Ｇおよびスキャンバスライン
の段差が小さくなること及び成膜工程が１工程減少する
ので、製造工程が容易となる。

〔実　施　例〕

以下本発明の一実施例を第２図（ａ）〜（１））により
説明する。なお第２図（１１〜（ｐｉは、それぞれ（ａ
）〜（ｈ）のｎ−ｎ矢視部の要部断面図である。

（第２図（ａ）、　（１１参照〕 透明絶縁性基板２例えばガラス基板ｌ上に、透明導電材
料からなる膜５例えばＩＴＯ膜２を、約３０〜１１００
ｎの厚さに成膜する。次いでこれの上にイメー・シリバ
ーサルフォトレジスト（シブレー社製）を塗布し、これ
をバターニングして画素電極形成領域及びゲート電極、
スキャンバスライン形成領域を被覆するレジスト膜１１
．１１′を形成する。

〔第２図（ｂ）、　（Ｊ）参照〕 次いで上記レジスト膜１１．１１°のうち、図に右下が
りの斜線を施した部分、即ち画素電極形成領域を被覆し
たレジスト膜１１に露光を施したのち、約１２０℃の温
度で凡そ３０分間ベーキングを行う。

イメージリバーサルフォトレジスト膜に対して露光後に
施す上記ベーキングは、リバーサルベークと呼ばれる。

イメージリバーサルフォトレジストは本来ポジ型である
が、リバーサルベークを施すと、被露光部はネガ型の如
く現像液に対して非溶解性となる。従って本工程によっ
てレジスト膜１１は現像液に非溶解性となる。

このあと、上記レジスト膜１１．１１”全面に露光を施
して、ゲート電極およびスキャンバスライン形成領域を
被覆したレジスト膜１１゛　を、現像液に可溶性とする
。

〔第２図（Ｃ）、　（ｋ）参照〕 上記レジスト膜１１．１１°をマスクとして、ウェット
エツチング法によりＩＴＯ膜２の露出部を除去して、画
素電極部のＩＴＯ膜２とゲート電極部およびスキャンバ
スライン部のＩＴＯ膜２”を形成した後、レジスト膜１
１．１１’の現像を行う。これにより、画素電極形成領
域上のレジスト膜１１のみが残留し、レジスト膜１１゛
　は除去される。

〔第２図（ｄ）、　＋１１参照〕 次いでこのレジスト膜１１をマスクとしてＩＴＯ膜２に
対して、温度約１２０℃１反応圧力約３　Ｔｏｒｒ。

高周波電力約３０Ｗの条件下で水素プラズマ処理を施す
。これにより、透明導電材料のＩＴＯはメタリックとな
って、黒化するとともに、抵抗値は凡そ１／２に低下す
る。ここでゲート電極ＧとスキャンバスラインＳＲが形
成される。

このあと、レジスト膜１１を除去する。

〔第２図（ｅ）、　（ｍ）参照〕 次いで、ゲート絶縁膜として厚さ約１００〜３００ｎｍ
の５ｉＮＸ膜４を、プラズマ化学気相成長（ＣＶＤ）法
により成膜し、次に動作半導体層として厚さ約２０＝　
１１００ｎのａ−３ｔ（アモルファスシリコン）層５．
コンタクト層としてＰ　（燐）をドープしたｎ″ａ−３
ｉ層６を凡そ３０ｎｍの厚さに積層する。

（第２図（ｆ）、　（ｎ）参照〕 次いで上記ｎ”ａ−３ｉ層６　ｒ　　ａ　　Ｓ　１層５
゜及びＳｉＮ、膜４をレジスト膜（図示せず）をマスク
としてエツチングを行い、素子形成部Ｔおよびデータバ
ス９４２０８部に上記積層膜を形成した後、上記レジス
ト膜を除去する。

〔第２図（（イ）、（Ｏ）参照〕 ＡＩ　　（アルミニウム）膜７のような金属膜を、凡そ
３００〜１１０００ｎの厚さに成膜する。

〔第２図（ｈ）、　（Ｐ）参照〕 上記Ａｌ膜７のパターニング行なって不要部を除去し、
ドレイン電極り、データバスラインＤＢ。

及びソース電極Ｓを形成し、更に、ｎ“ａ−３ｉ層６の
一部を除去して、本実施例のアクティブマトリクス型液
晶表示装置が完成する。

上述の本実施例では、ゲート電極Ｇおよびスキャンバス
ラインＳＢともにＩＴＯ膜を黒化処理した膜のみで構成
したので、段差は小さくなること及び膜を積層し且つエ
ツチングする工程が不要となることにより製造工程が簡
単となり、しかもパスラインの抵抗値も実用上充分に低
くなり、且つチャネル部に光が透過しないので、光リー
ク電流が生じることもない。

〔発明の効果〕

以上説明した如く本発明によれば、製造工程が簡単化さ
れ、ゲート電極の段差が小さく、且つ、スキャンバスラ
インの抵抗も１層構造で充分に低くすることが可能とな
る。

【図面の簡単な説明】

第１図は本発明の構成説明図、 第２図（ａ）〜（Ｐ）は本発明一実施例説明図、第３図
は従来のＴＰＴ構成説明図である。 図において、１はガラス基板、２は透明導電材料膜、２
゛は不透明化した透明導電材料膜、３はＣｒ等の金属膜
、４はゲート絶縁膜、５は動作半導体層、６はコンタク
ト層、７はＡ１等の金属膜、Ｇはゲート電極、Ｅは画素
電極、ＳＢはスキャンバ本 発 明 構 成 説 明 図 第 図 従来のＴＰＴ構成説明図 第 図 本発明−実施例説明図 ｍ　２　図　（その２）

Claims (1)

【特許請求の範囲】
1. 透明絶縁性基板（１）上にマトリクス状に配列された透
   明導電材料からなる複数個の画素電極（Ｅ）と、該画素
   電極に対応づけて配設された薄膜トランジスタと、前記
   マトリクスの行または列方向に平行に配設された複数個
   のスキャンバスライン（ＳＢ）を具備する液晶表示パネ
   ルにおいて、前記薄膜トランジスタのゲート電極（Ｇ）
   および該ゲート電極が導出されるスキャンバスライン（
   ＳＢ）が、前記画素電極（Ｅ）と同一の透明導電材料を
   不透明化した膜から形成されてなることを特徴とするア
   クティブマトリクス型液晶表示装置。