JPH01283654A - エラー検出装置 - Google Patents
エラー検出装置Info
- Publication number
- JPH01283654A JPH01283654A JP63112366A JP11236688A JPH01283654A JP H01283654 A JPH01283654 A JP H01283654A JP 63112366 A JP63112366 A JP 63112366A JP 11236688 A JP11236688 A JP 11236688A JP H01283654 A JPH01283654 A JP H01283654A
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- JP
- Japan
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- bit
- data
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- Pending
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- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に係わり、特にエラーチェック
コードを用いる記憶装置のエラー検出装置に関する。
コードを用いる記憶装置のエラー検出装置に関する。
この種の従来のエラー訂正方式においては、記憶装置か
らの読出情報にエラーが存在するか否かをエラーチェッ
クコード（ＥＣＣ）を用いて判定し、エラーが１ビット
エラーの場合は、これを訂正すると共に１ビットエラー
を中央処理装置に報告するように構成されている。中央
処理装置は、この報告を受けると、１ビットエラーの位
置を調べるなどの処理を行う。そして、エラーが２ビッ
トエラーの場合は、これを訂正せず、中央処理装置にそ
の旨を報告し、システムダウンにしていた。
らの読出情報にエラーが存在するか否かをエラーチェッ
クコード（ＥＣＣ）を用いて判定し、エラーが１ビット
エラーの場合は、これを訂正すると共に１ビットエラー
を中央処理装置に報告するように構成されている。中央
処理装置は、この報告を受けると、１ビットエラーの位
置を調べるなどの処理を行う。そして、エラーが２ビッ
トエラーの場合は、これを訂正せず、中央処理装置にそ
の旨を報告し、システムダウンにしていた。
このように従来のエラー訂正方式は、１ビットエラーが
発生したときは読出情報を訂正し、処理を続行するが、
中央処理装置は、このような１ビットエラーの発生毎に
その発生位置を調べるなどの処理を行わなくてはならず
、中央処理装置の処理能力が低下するという問題があっ
た。
発生したときは読出情報を訂正し、処理を続行するが、
中央処理装置は、このような１ビットエラーの発生毎に
その発生位置を調べるなどの処理を行わなくてはならず
、中央処理装置の処理能力が低下するという問題があっ
た。
また、記憶装置に１ビットエラーが内在する状態では、
２とットエラーの発生確率も高くなり、従って、システ
ムダウンの恐れが生じる。この場合、従来の方式では１
とットエラーが発生した記憶素子を解析する手段がない
ので、不良記憶素子の切り分けおよび交換が難しく、ま
た適切な交換時期が分からないという問題があった。
２とットエラーの発生確率も高くなり、従って、システ
ムダウンの恐れが生じる。この場合、従来の方式では１
とットエラーが発生した記憶素子を解析する手段がない
ので、不良記憶素子の切り分けおよび交換が難しく、ま
た適切な交換時期が分からないという問題があった。
そこで本発明の目的は、１ビット誤りアドレスと１ビッ
トエラー発生ビット指示データを複数のバッファに順次
格納し、必要に応じてエラーアドレスと１ビットエラー
発生ビット指示データとデータ故障値を複数個読み出す
ことにより、１ビットエラーが多発する記憶素子の“０
”固定故障か、“１”固定故障かの切り分けを可能とし
、その交換時期を知ることを可能とするエラー検出装置
を提供することにある。
トエラー発生ビット指示データを複数のバッファに順次
格納し、必要に応じてエラーアドレスと１ビットエラー
発生ビット指示データとデータ故障値を複数個読み出す
ことにより、１ビットエラーが多発する記憶素子の“０
”固定故障か、“１”固定故障かの切り分けを可能とし
、その交換時期を知ることを可能とするエラー検出装置
を提供することにある。
本発明のエラー検出装置は、書込データが書き込まれる
記憶素子と、この記憶素子への書き込み時に上言己書込
データに対しエラーチェックコードを発生してそれに付
与するエラーチェックコード発生回路と、メモリ読出に
際して上記記憶装置に書き込まれた書込データに付与さ
れたエラーチェックコードをチェックし、１ビットエラ
ーを検出したときはこれを訂正するエラーチェックコー
ドチェック回路とを備えた情報処理装置において、上記
エラーチェックコードチェック回路により１ビットエラ
ーを検出訂正され、送出された書込データのアドレス情
報を複数個保持するエラーアドレスバッファと、発生し
た１ビットエラーの発生ビットを指示する１ビットエラ
ー発生ビット指示データを複数個保持する１ビットエラ
ー発生ビット指示データバッファと、発生した１ビット
エラーが“０°で故障したか、“１”で故障したかを示
すデータ故障値を保持するデータ故障値バッファと、上
記エラーチェックコード回路により検出訂正された上記
書込データの訂正情報を送出され、エラーアドレスとエ
ラーピット位置の読出に際し、上記エラーアドレスバッ
ファの内容と、１ビットエラー指示データバッファの内
容と、データ故障値バッファの内容を選択し、送出する
出力選択回路とを具備している。
記憶素子と、この記憶素子への書き込み時に上言己書込
データに対しエラーチェックコードを発生してそれに付
与するエラーチェックコード発生回路と、メモリ読出に
際して上記記憶装置に書き込まれた書込データに付与さ
れたエラーチェックコードをチェックし、１ビットエラ
ーを検出したときはこれを訂正するエラーチェックコー
ドチェック回路とを備えた情報処理装置において、上記
エラーチェックコードチェック回路により１ビットエラ
ーを検出訂正され、送出された書込データのアドレス情
報を複数個保持するエラーアドレスバッファと、発生し
た１ビットエラーの発生ビットを指示する１ビットエラ
ー発生ビット指示データを複数個保持する１ビットエラ
ー発生ビット指示データバッファと、発生した１ビット
エラーが“０°で故障したか、“１”で故障したかを示
すデータ故障値を保持するデータ故障値バッファと、上
記エラーチェックコード回路により検出訂正された上記
書込データの訂正情報を送出され、エラーアドレスとエ
ラーピット位置の読出に際し、上記エラーアドレスバッ
ファの内容と、１ビットエラー指示データバッファの内
容と、データ故障値バッファの内容を選択し、送出する
出力選択回路とを具備している。
従って、本発明によるエラー検出装置を用いると、エラ
ーアドレスバッファは、エラーチェックコードチェック
回路により１ビットエラーを検出訂正され、送出された
複数の書込データを保持し、１ピツト工ラー発生ビット
指示データバッファは、発生した１ビットエラーの発生
ビットを指示する複数の１ビットエラー発生ビット指示
データを保持する。そして、データ故障値バッファは、
発生した１ビットエラーが“０″で故障したか“１″で
故障したかを示すデータ故障値を保持する。さらに、出
力選択回路は、上記エラーアドレスバッファの内容と１
ビットエラー指示データバッファの内容、およびデータ
故障値バッファの内容を選択する。これにより、１ビッ
トエラーが多発する記憶装置のアドレスと、１ビットエ
ラーが多発するデータビット位置と、１ビットエラーが
多発するデータ故障値を知ることができる。
ーアドレスバッファは、エラーチェックコードチェック
回路により１ビットエラーを検出訂正され、送出された
複数の書込データを保持し、１ピツト工ラー発生ビット
指示データバッファは、発生した１ビットエラーの発生
ビットを指示する複数の１ビットエラー発生ビット指示
データを保持する。そして、データ故障値バッファは、
発生した１ビットエラーが“０″で故障したか“１″で
故障したかを示すデータ故障値を保持する。さらに、出
力選択回路は、上記エラーアドレスバッファの内容と１
ビットエラー指示データバッファの内容、およびデータ
故障値バッファの内容を選択する。これにより、１ビッ
トエラーが多発する記憶装置のアドレスと、１ビットエ
ラーが多発するデータビット位置と、１ビットエラーが
多発するデータ故障値を知ることができる。
以上実施例につき本発明の詳細な説明する。
第１図は本実施例のエラー検出装置を表わしたものであ
る。
る。
図において、記憶素子１１は、アドレスバス１２とデー
タバス１３を介して図示しない中央処理装置に接続され
る。エラーチェックコード（ＥＣＣ）発生回路１５は、
データバス１３に接続され、またエラーチェックコード
（ＥＣＣ）チェック回路１６に接続され、さらに記憶素
子入出力データバス１８を介して記憶素子１１に接続さ
れる。エラーチェックコード（ＥＣＣ）チェック回路２
０は、タイミング発生回路２１、出力選択回路２２、エ
ラーバッファ２３に接続される。
タバス１３を介して図示しない中央処理装置に接続され
る。エラーチェックコード（ＥＣＣ）発生回路１５は、
データバス１３に接続され、またエラーチェックコード
（ＥＣＣ）チェック回路１６に接続され、さらに記憶素
子入出力データバス１８を介して記憶素子１１に接続さ
れる。エラーチェックコード（ＥＣＣ）チェック回路２
０は、タイミング発生回路２１、出力選択回路２２、エ
ラーバッファ２３に接続される。
次に動作について説明する。
図示しない中央処理装置からメモリ書込要求があると、
ＥＣＣ発生回路１５は、データバス１３上の書込データ
に対しＥＣＣビットを発生する。
ＥＣＣ発生回路１５は、データバス１３上の書込データ
に対しＥＣＣビットを発生する。
そして、記憶素子入出力データバス１８を介して記憶素
子１１に書込データが書き込まれる。
子１１に書込データが書き込まれる。
図示しない中央処理装置からメモリ読出要求があると、
ＥＣＣチェック回路２０は、記憶素子１１から読み出さ
れた読出データに対し、ＦＣＣチェックを行う。そして
、１ビットエラーを検出したときはこれを訂正するが、
２ビットエラーを検出したときはデータ訂正は行わない
。そして、ＥＣＣ訂正データ２５を出力選択回路２２を
介してデータバス１３に出力し、図示しない中央処理装
置に送出する。
ＥＣＣチェック回路２０は、記憶素子１１から読み出さ
れた読出データに対し、ＦＣＣチェックを行う。そして
、１ビットエラーを検出したときはこれを訂正するが、
２ビットエラーを検出したときはデータ訂正は行わない
。そして、ＥＣＣ訂正データ２５を出力選択回路２２を
介してデータバス１３に出力し、図示しない中央処理装
置に送出する。
ここで、図示しない中央処理装置からメモリ読出要求が
あり、しかも１ビットエラーが発生したときは、１ビツ
ト工ラー検出信号２８がタイミング発生回路２１に送ら
れる。これを受けたタイミング発生回路２１は、エラー
バッファ２３に対して、エラーバッファ番号をインクリ
メントし、かつエラーバッファ番号指示信号３０を用い
てエラーバッファ番号を通知する。さらに、このエラー
バッファ２３に対してエラーバッファ書込ハルス３１を
送出し、このエラーバッファ２３に、１ビットエラー発
生時の記憶素子切替アドレス３２と、１ビットエラー発
生ビット指示データ３３と、ビット故障が“０”か“１
”かを示すデータ故障値３４を格納する。
あり、しかも１ビットエラーが発生したときは、１ビツ
ト工ラー検出信号２８がタイミング発生回路２１に送ら
れる。これを受けたタイミング発生回路２１は、エラー
バッファ２３に対して、エラーバッファ番号をインクリ
メントし、かつエラーバッファ番号指示信号３０を用い
てエラーバッファ番号を通知する。さらに、このエラー
バッファ２３に対してエラーバッファ書込ハルス３１を
送出し、このエラーバッファ２３に、１ビットエラー発
生時の記憶素子切替アドレス３２と、１ビットエラー発
生ビット指示データ３３と、ビット故障が“０”か“１
”かを示すデータ故障値３４を格納する。
さらに、タイミング発生回路２１は、図示しない中央処
理装置から、アドレスバス１２を介してエラーバッファ
読出指示３６を受けると、エラーバッファ番号指示信号
３０により示されたエラーバッファ２３内のエラー記憶
素子番号３８と、１ビットエラー発生ビット指示データ
バッファ出力３９と、データ故障値バッファ出力４０と
を、出力選択回路２２を動作させて、図示しない中央処
理装置に対して順次送出する。このとき、エラーバッフ
ァ番号指示信号３０がインクリメントされる。
理装置から、アドレスバス１２を介してエラーバッファ
読出指示３６を受けると、エラーバッファ番号指示信号
３０により示されたエラーバッファ２３内のエラー記憶
素子番号３８と、１ビットエラー発生ビット指示データ
バッファ出力３９と、データ故障値バッファ出力４０と
を、出力選択回路２２を動作させて、図示しない中央処
理装置に対して順次送出する。このとき、エラーバッフ
ァ番号指示信号３０がインクリメントされる。
このようにして、図示しない中央処理装置は、エラーバ
ッファ２３に格納されたエラー記憶素子番号とデータエ
ラー位置とデータ故障値とを知ることにより、記憶素子
１１の適切な交換時期を知ることができる。
ッファ２３に格納されたエラー記憶素子番号とデータエ
ラー位置とデータ故障値とを知ることにより、記憶素子
１１の適切な交換時期を知ることができる。
このように、本発明のエラー検出装置は、１ビットエラ
ーの発生アドレスと１ビットエラー発生ビット指示デー
タを、複数の１ビットエラーの発生アドレスバッファと
１ビットエラー発生ビット指示データバッファに保持す
ることにより、（１）１ビットエラーが多発すると、ア
ドレスと、（２）１ビットエラーが多発するデータビッ
ト位置と、 （３）１ビットエラーが多発するデータ故障値とを知る
ことができ、従って記憶素子の交換時期を適切に知るこ
とができる効果がある。
ーの発生アドレスと１ビットエラー発生ビット指示デー
タを、複数の１ビットエラーの発生アドレスバッファと
１ビットエラー発生ビット指示データバッファに保持す
ることにより、（１）１ビットエラーが多発すると、ア
ドレスと、（２）１ビットエラーが多発するデータビッ
ト位置と、 （３）１ビットエラーが多発するデータ故障値とを知る
ことができ、従って記憶素子の交換時期を適切に知るこ
とができる効果がある。
第１図は本発明によるエラー検出装置の一実施例を示す
ブロック図である。 １１・・・・・・記憶素子、 １５・・・・・・ＥＣＣ発生回路、 ２０・・・・・・ＥＣＣチェック回路、２２・・・・・
・出力選択回路、 ２３・・・・・・エラーバッファ。 出 願 人 日本電気株式会社 日本電気エンジニアリング株式会社 代 理 人 弁理士 山内 梅雄
ブロック図である。 １１・・・・・・記憶素子、 １５・・・・・・ＥＣＣ発生回路、 ２０・・・・・・ＥＣＣチェック回路、２２・・・・・
・出力選択回路、 ２３・・・・・・エラーバッファ。 出 願 人 日本電気株式会社 日本電気エンジニアリング株式会社 代 理 人 弁理士 山内 梅雄
Claims (1)
- 【特許請求の範囲】 書込データが書き込まれる記憶素子と、この記憶素子へ
の書き込み時に前記書込データに対しエラーチェックコ
ードを発生してそれに付与するエラーチェックコード発
生回路と、メモリ読出に際して前記記憶素子に書き込ま
れた前記書込データに付与されたエラーチェックコード
をチェックし、１ビットエラーを検出したときはこれを
訂正するエラーチェックコードチェック回路とを備えた
情報処理装置において、 前記エラーチェックコードチェック回路により１ビット
エラーを検出訂正され、送出された書込データのアドレ
ス情報を複数個保持するエラーアドレスバッファと、 発生した１ビットエラーの発生ビットを指示する１ビッ
トエラー発生ビット指示データを複数個保持する１ビッ
トエラー発生ビット指示データバッファと、 発生した１ビットエラーが“０”で故障したか、“１”
で故障したかを示すデータ故障値を保持するデータ故障
値バッファと、 前記エラーチェックコードチェック回路により検出訂正
された前記書込データの訂正情報を送出され、エラーア
ドレスとエラービット位置の読出しに際し、前記書込デ
ータの訂正情報に基づいて前記エラーアドレスバッファ
の内容と、１ビットエラー指示データバッファの内容と
、データ故障値バッファの内容を選択する出力選択回路 とを具備することを特徴とするエラー検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63112366A JPH01283654A (ja) | 1988-05-11 | 1988-05-11 | エラー検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63112366A JPH01283654A (ja) | 1988-05-11 | 1988-05-11 | エラー検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01283654A true JPH01283654A (ja) | 1989-11-15 |
Family
ID=14584891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63112366A Pending JPH01283654A (ja) | 1988-05-11 | 1988-05-11 | エラー検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01283654A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034430A (en) * | 1988-09-09 | 1991-07-23 | Ciba-Geigy Corporation | Novel compositions containing molybdenum disulfide |
| JPH04274946A (ja) * | 1991-02-28 | 1992-09-30 | Ikeda Bussan Co Ltd | エアバッグ装置 |
| JP2013164849A (ja) * | 2012-02-11 | 2013-08-22 | Samsung Electronics Co Ltd | メモリシステム及びそれの書込み方法 |
| JP2015011385A (ja) * | 2013-06-26 | 2015-01-19 | 富士通セミコンダクター株式会社 | 監視回路、半導体装置およびメモリの監視方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53140940A (en) * | 1977-05-16 | 1978-12-08 | Hitachi Ltd | Memory circuit |
-
1988
- 1988-05-11 JP JP63112366A patent/JPH01283654A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53140940A (en) * | 1977-05-16 | 1978-12-08 | Hitachi Ltd | Memory circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034430A (en) * | 1988-09-09 | 1991-07-23 | Ciba-Geigy Corporation | Novel compositions containing molybdenum disulfide |
| JPH04274946A (ja) * | 1991-02-28 | 1992-09-30 | Ikeda Bussan Co Ltd | エアバッグ装置 |
| JP2013164849A (ja) * | 2012-02-11 | 2013-08-22 | Samsung Electronics Co Ltd | メモリシステム及びそれの書込み方法 |
| JP2015011385A (ja) * | 2013-06-26 | 2015-01-19 | 富士通セミコンダクター株式会社 | 監視回路、半導体装置およびメモリの監視方法 |
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