JPH01283834A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、キャパシタや絶縁分離層等に用いられる凹
部を有する半導体装置の製造方法に関するものである。

〔従来の技術〕

近年、半導体装置の進歩にともない、形成される回路パ
ターンの微細化・高集積化への要求はますます強（なっ
ている。これを実現する技術のひとつに、半導体基板に
凹部を形成し、この中にキャパシタや絶縁分離層等を形
成することによって、素子の平面的な占有面積を低減さ
せる技術がある。

第３図はこの種の従来の半導体装置の製造方法を示す図
である。以下、同図（ａ）〜（Ｃ）に示す要部の製造工
程に従って説明する〇 まず、単結晶等のシリコン基板（１）（以下、基板と称
す）の−主面上に、シリコン酸化膜（２）をＣＶＤ法等
により所定膜厚に形成した後、この上の全面に、例えば
ポジ型のレジストを被着形成し、これにフォトリソグラ
フィ工程によるパターニングを施し、レジストパターン
（３）を形成する。この後、上記レジストパターン（３
）をマスクに反応性イオンエツチング（以下、ＲＩＥと
称す）等を施し、その異方性を利用して下地の上記シリ
コン酸化膜（２）を選択的に除去する（第３図（ａ））
。

次に、上記レジストパターン（３）をアッシング法等に
より除去した後、上記シリコン酸化膜（２）をマスクに
ＲＩＥ等により異方性エツチングを行い、上記シリコン
酸化膜（２）が除去されている部分の上記基板（１）の
主面より所定深さにわたり除去する。

これにより、上記基板（１）に凹部（４）が形成される
。

この四部（４）は内壁の側壁部が上記基板（１）の主面
とほぼ垂直、その底面部が上記基板（１）の主面とほぼ
平行な断面形状を有している（第３図（ｂ））。

次に、上記シリコン酸化膜（２）を所定エツチング液、
例えばフッ酸系エツチング液により、除去する。

このとき、上記ＲＩＥの処理により上記四部（４）の内
壁部に付着した反応生成物等も除去されることになる。

上記シリコン酸化膜（２）が除去されたあとには、上記
基板（１）の主面部に開口部コーナー（４ａ）が鋭角角
状となる上記凹部（４）が得られる（第３図（Ｃ））。

なお、この後、上記基板（１）には所定処理が施され、
上記凹部（４）内、あるいは上記凹部にかけてキャパシ
タや素子分離用絶縁層等が形成され、半導体装置に完成
されてゆく。

〔発明が解決しようとする課題〕

従来の半導体装置の製造方法は以上のようであり、基板
（１）に形成される凹部（４）は、内壁の側壁部が基板
（１）の主面に対してほぼ垂直で、しかも開口部コーナ
ー（４ａ）が鋭角角状となってしまう＠パターンの微細
化にともなうアスペクト比（凹部（４）の開口部の幅寸
法に対する深さ寸法の比）の増大により、上記凹部（４
）内にキャパシタや素子分離絶縁層等の形成材料を埋め
込む際に、完全な埋め込みが行われ難くなり、しかも、
それら材料の埋め込み過程で空洞部が形成されてしまう
ことになる。

それにもまして、上記開口部コーナー（４ａ）の形状に
起因し、その部分に形成される酸化膜等の薄膜化や動作
時の電界集中等を招く結果となり、リーク電流増大とい
った問題が生じる。この防止策として、上記凹部（４）
の加工を行った後の鋭角な開口部コーナー（４ａ）を丸
める処理が行われ、上記薄膜化の抑制や電界集中の緩和
等が図られるようになされるが、これによっても必ずし
も充分とは言い難い。このように、半導体装置の性能が
損われたものになってしまうものであった。

この発明は上記のような問題点を解消するためになされ
たもので、素子形成に好適であり、しかも所期の性能と
なされる凹部が形成される半導体装置の製造方法を得る
ことを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置の製造方法は、シリコン基板
の一生面上にパターン化された酸化マスクを形成した後
、このマスクが除去されている部分の上記基板を異方性
エツチングにより所定深さにわたり除去し、はぼ垂直な
側壁部を有する凹部を形成する第１工程と、上記マスク
の端面を、上記凹部の開口部の外側に向けて所定量後退
せしめ、上記凹部の開口部周辺の上記基板の主面の一部
を露出させる第２工程と、上記基板の踏出部を酸化させ
て上記凹部内から上記マスクの端部の直下にわたり酸化
層を形成し、これをエツチング除去することにより、上
記凹部の開口部に上記基板の主面から上記凹部の側壁部
に向けて低くなる傾斜部が形成される第３工程とを含む
ものである。

〔作用〕

この発明における酸化マスクは、その内央端部が基板に
設けられる凹部の開口部の外側方向に所定量後退せしめ
られて、上記凹部の開口部周辺の上記基板の主面を露出
させるようになす。

この状態で酸化されることにより、上記凹部内から上記
、マスクの端部の直下にわたり酸化層を形成可能とさせ
る。そのため、上記酸化層をエツチング除去することに
より、上記凹部の開口部に緩やかな傾斜部を形成させる
ことができる作用を有する。

〔発明の実施例〕

以下、この発明の実施例を図について説明する。

第１図はこの発明の一実施例の半導体装置の製造方法を
示す図であり、同図（ａ）〜（ｅ）は要部の製造工程を
示すものである。

この製造工程は、まず、基板（１）の−主面上の全面に
酸化マスクとなる膜、この場合、シリコン酸化膜（５）
を熱酸化法等により、後述の酸化層（８）よりも少くと
も厚くなる程度の膜厚に形成した後、この上の全面に、
例えばポジ型のレジストを被着形成する。この後、上記
レジストにフォトリソグラフィ工程によるパターニング
を施してレジストパターン（６ａ）を形成し、しかる後
に、これをマスクとして下地の上記シリコン酸化膜（５
）をＲＩＥ等により選択的に除去する（第１図（ａ））
。

次いで、上記レジストパターンＣ６ａ）をアッシング法
等により除去すると、パターン化された酸化マスク、す
なわち、パターン化されたシリコン酸化膜（５）が得ら
れる。続いて、上記パターン化されたシリコン酸化膜（
５）をマスクにＲＩＥ等により、上記シリコン酸化膜（
５）よりも上記基板（１）がエツチングされやすい条件
に設定して異方性エツチングを施す。これにより、上記
シリコン酸化膜（５）が除去されている部分の上記基板
（１）の主面より所定深さにわたりエツチング除去され
て、凹部（７）が形成される。この凹部は、内壁の側面
部が上記基板（］）の主面とほぼ垂直、その底面部が上
記基板（１）の主面とほぼ平行な断面形状を有するもの
となる（第１図（ｂ））。

次に、上記凹部（７）を含んで上記シリコン酸化膜（５
）上の全面に、例えばポジ型のレジストを被着形成し、
これにフォトリソグラフィ工程によるパターニングを施
して、その内央端面が上記凹部（７）の開口部より所定
量後退せしめられた状態のパターンとなす。この後、上
記レジストパターン（６ｂ）をマスクにＲＩＥ等により
上記シリコン酸化膜（５）の露出部をエツチング除去す
る。これにより、上記凹部（７）の開口部周辺の上記基
板（１）の一部上面が露出された状態となる（第１図（
Ｃ））。なお、この場合、上記基板（１）の一部上面は
、上記レジストパターン（６ｂ）をマスクに上記シリコ
ン酸化膜（５）の該当部分がエツチング除去されて露出
せしめられたが、上記レジストパターン（６ｂ）を用い
ない別の工程によっても良い。すなわち上記基板（１）
と上記シリコン酸化膜（５）とのエツチング速度差を利
用し、上記基板（１）に比べて上記シリコン酸化膜（５
）のエツチング速度が大きくなるエツチングを施すこと
により、上記シリコン酸化膜（５）の端面が後退せしめ
られるようになしても良い。

次に、上記レジストパターン（６ｂ）を除去した後、上
記基板（１）を、例えば１０００°Ｃ１酸素雰囲気中等
で酸化処理する。これによって、上記基板（１）の露出
部が酸化され、上記凹部（７）から上記シリコン酸化膜
（５）の端面の直下にわたり酸化層（８）が形成される
（第１図（ｄ））。

次に、上記酸化層（８）を等方性エツチング、例えば希
フッ酸系エツチング液を用いたエツチングを行って除去
する。このとき、上記シリコン酸化膜（５）もともに除
去される。これにより、上記凹部（７）は、その開口部
に上記基板（１）の主面より上記凹部（７）の内壁側壁
部に向けて緩やかに傾斜する傾斜部（９）が形成された
ものとなる（第１図（ｅ））。

この後、上記基板（１）には所定処理が施され、上記凹
部（７）内、あるいは上記凹部（７）にかけてキャパシ
タや素子分離用絶縁層等が形成され、半導体装置に完成
されてゆく。

上記のような凹部（７）を有する半導体装置では、微細
化にともなうアスペクト比の増大により、埋込み材料の
被覆性が損われることがないばかりか、開口部の形状に
起因して形成酸化膜の薄膜化や電界集中等が起こるのが
抑止され、リーク電流増大といった問題も防止される。

第２図はこの発明の他の実施例による半導体装置の製造
方法を示す図であり、同図（ａ）〜（０は要部の製造工
程を示すものである。

この製造工程は、まず、基板（１）の−主面上の全面に
酸化マスクとなる膜、この場合、下層シリコン酸化膜α
Ｑを熱酸化法等により所定膜厚に形成した後、この上の
全面に上記下層シリコン酸化膜００に対してエツチング
マスクとなる膜、この場合、多結晶シリコン膜ａ１）、
ｈ層シリコン酸化膜（６）を順次、ＣＶＤ法等によりそ
れぞれ所定膜厚に形成する。なお、上記多結晶シリコン
膜αηに代えて、非晶質シリコン等を用いても良い。こ
の後、上記上層シリコン酸化膜＠上の全面に被着形成さ
れる。

例えばポジ型のレジストにフォトリソグラフィ工程によ
るパターニングを施してレジストパターン（６Ｃ）を形
成する。しかる後に、このレジストパターン（６Ｃ）を
マスクにＲＩＥ等により、上記上層シリコン酸化膜＠、
多結晶シリコン膜ａυ、下層シリコン酸化膜θＱを順次
、異方性のエツチングを行って選択的に除去する。これ
により、上記基板（１）の主面の一部が露出された状態
となる（第２図（ａ））。

次に、上記レジストパターン（６Ｃ）をアッシング法等
により除去した後、上記上層シリコン酸化膜＠とその下
の６膜ａυａＯとをマスクにＲＩＥ等による異方性エツ
チングを行う。これにより、上記基板（１）の露出部の
主面から所定深さにわたり除去され、凹部（７）が形成
される。この凹部（７）は内壁の側壁部が上記基板（１
）の主面とほぼ垂直、その底面部が上記基板（１）の主
面とほぼ水平な断面形状を有するものとなる（第２図＠
）。

次に、上記基板（１）、多結晶シリコン膜（１１）に対
して、上記下層シリコン酸化膜ａＱ１上層多結晶シリコ
ン膜＠の方が除去されやすい所定エツチング液、例えば
希フッ酸系エツチング液によるエツチングを所定時間行
う。上記上層シリコン酸化膜＠は表面部が所定量エツチ
ング除去され、また、上記下層シリコン酸化膜ＱＯは、
上に上記多結晶シリコン膜αυを有するため、内央端面
部がエツチング除去されて上記凹部（７）の外側方向に
所定量後退する。

これにより、上記凹部（７）の開口部周辺に上記基板（
１）の一部主面が露出した状態となる（第２図（Ｃ））
。

なお、上記下層シリコン酸化膜ＧＯ１上層シリコン酸化
膜（６）は、それら一部がエツチング液により除去され
たが、等方性のエツチング特性を有するドライ・エツチ
ングによって除去されても良い。

次に、上記基板（１）を、例えば１０００℃、酸素雰囲
気中等で酸化処理する。これによって、上記基板（１）
の露出部が酸化され、上記凹部（７）から上記下層シリ
コン酸化膜αＯの端部の直下にわたり酸化層（８）が形
成される（第２図（ｄ））。なお、この酸化によって、
上記多結晶シリコン膜αυの露出部にも酸化層が形成さ
れるが図示省略する。

次に、上記酸化層（８ンを等方性エツチング、例えば希
フッ酸系エツチング液を用いたエツチングを行って除去
する。このとき、シリコン酸化膜の一体領域（８）を含
む上記下層シリコン酸化膜ＱＯの一部、上記上層シリコ
ン酸化膜＠の全部もともに除去される。これにより、上
記凹部（７）は、その開口部に上記基板（１）の主面よ
り上記凹部（７）の内壁側壁部に向けて緩やかに傾斜状
となる傾斜部（９）が形成されたものとなる（第２図（
ｅ））。この除去によって、上記凹部（７）形成時にＲ
ＩＥにより上記基板（１）が受けた照射損傷等が除去さ
れることになり、また、上記多結晶シリコン膜αυに形
成された酸化層も除去されることになる。　　。

次に、上記多結晶シリコン膜αυ、下層シリコン膜αＱ
が順次エツチング除去され、上記基板（１）の主面が露
出された状態となる（第２図（ｆ））。

この後、上記基板（１）には所定処理が施され、上記凹
部（７）内、あるいは上記凹部（７）にかけてキャパシ
タや素子分離用絶縁層等が形成され、半導体装置に完成
されてゆく。

この場合のものは、第１図に示すものより、さらに高精
度な凹部（７）が形成され、かつ、第１図に示す場合と
同様の効果が得られることになる。

なお、上記一実施例の説明において、酸化マスクとなる
膜にシリコン酸化膜ＱＯを用いたが、これに限定されず
、酸化の際に酸化層（８）に変化しない他の膜、例えば
シリコン窒化膜等であっても良く、上記と同様の効果を
奏する。

〔発明の効果〕

以上のように、この発明によれば基板に設けられる凹部
の開口部周辺の酸化マスクがエツチング除去され、上記
凹部の開口部の外側に向けて所定量後退せしめられ、こ
の状態で酸化されて上記凹部内から上記マスクの端部の
直下にわたり酸化層が形成され、この酸化層がエツチン
グ除去されることにより、上記凹部の開口部に上記基板
の主面より上記凹部の側壁部にかけて傾斜部が形成され
るようになされるため、被覆性の向上が図られ、また、
電気的特性を劣化させることが回避されて、上記凹部内
あるいは凹部にわたる素子形成に好適であり、所期の性
能を有する半導体装置の製造方法が得られる効果がある
。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）はこの発明の一実施例による半導
体装置の製造方法を示す図、第２図（ａ）〜（ｆ）はこ
の発明の他の実施例による半導体装置の製造方法を示す
図、第３図（ａ）〜（Ｃ）は従来の半導体装置の製造方
法を示す図である。 図において、（１）は基板、（５）はシリコン酸化膜、
（７月よ凹部、（８）は酸化層、（９）は傾斜部、Ｃ１
Ｏは下層シリコン酸化膜である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　シリコン基板の一主面上にパターン化された酸化マス
   クを形成した後、このマスクが除去されている部分の上
   記基板を異方性エッチングにより所定深さにわたり除去
   し、ほぼ垂直な側壁部を有する凹部を形成する第１工程
   と、上記マスクをエッチングしてその端部を、上記凹部
   の開口部の外側に向けて所定量後退せしめ、上記凹部の
   開口部周辺の上記基板の主面の一部を露出させる第２工
   程と、上記基板の露出部を酸化させて上記凹部内から上
   記マスクの端部の直下にわたり酸化層を形成し、これを
   エッチング除去することにより、上記凹部の開口部に上
   記基板の主面から上記凹部の側壁部に向けて低くなる傾
   斜部が形成される第３工程とを含む半導体装置の製造方
   法。